開環(huán)多碼型誤碼測(cè)試儀的設(shè)計(jì)與實(shí)現(xiàn)

　誤碼率（BER：bit error ratio）是衡量數(shù)據(jù)在規(guī)定時(shí)間內(nèi)數(shù)據(jù)傳輸精確性的指標(biāo)。誤碼率=傳輸中的誤碼/所傳輸?shù)目偞a數(shù)*100%。如果有誤碼就有誤碼率。 另外，也有將誤碼率定義為用來衡量誤碼出現(xiàn)的頻率。IEEE802.3標(biāo)準(zhǔn)為1000Base-T網(wǎng)絡(luò)制定的可接受的最高限度誤碼率為10-10。這個(gè)誤碼率標(biāo)準(zhǔn)是針對(duì)脈沖振幅調(diào)制（PAM-5）編碼而設(shè)定的，也就是千兆以太網(wǎng)的編碼方式……

　　誤碼的產(chǎn)生是由于在信號(hào)傳輸中，衰變改變了信號(hào)的電壓，致使信號(hào)在傳輸中遭到破壞，產(chǎn)生誤碼。噪音、交流電或閃電造成的脈沖、傳輸設(shè)備故障及其他因素都會(huì)導(dǎo)致誤碼（比如傳送的信號(hào)是1，而接收到的是0；反之亦然）。各種不同規(guī)格的設(shè)備，均有嚴(yán)格的誤碼率定義，如通常視/音頻雙向光端機(jī)的誤碼率應(yīng)該在：（BER）≤10E-9。

　　由于種種原因，數(shù)字信號(hào)在傳輸過程中不可避免地會(huì)產(chǎn)生差錯(cuò)。例如在傳輸過程中受到外界的干擾，或在通信系統(tǒng)內(nèi)部由于各個(gè)組成部分的質(zhì)量不夠理想而使傳送的信號(hào)發(fā)生畸變等。當(dāng)受到的干擾或信號(hào)畸變達(dá)到一定程度時(shí)，就會(huì)產(chǎn)生差錯(cuò)。

　　本文所述的誤碼測(cè)試儀特點(diǎn)之一是可以實(shí)現(xiàn)開環(huán)測(cè)試，即收發(fā)端不在同一地點(diǎn)的測(cè)試。本誤碼測(cè)試儀的研制背景是某星地間通信信道的誤碼測(cè)試項(xiàng)目，在項(xiàng)目中本誤碼儀的發(fā)送端即偽隨機(jī)碼生成器位于地面，接收端即誤碼分析器位于衛(wèi)星上，因此誤碼測(cè)試儀本身必須實(shí)現(xiàn)開環(huán)測(cè)試。但是，開環(huán)測(cè)試的應(yīng)用不僅僅限于星地間的誤碼測(cè)試，在常見的通信信道的誤碼測(cè)試的應(yīng)用中，如異地的長(zhǎng)距離誤碼測(cè)試，開環(huán)測(cè)試會(huì)使測(cè)試更加方便快捷。

　　本誤碼測(cè)試儀的另一突出特點(diǎn)是它有五種可用的測(cè)試碼型，在偽隨機(jī)碼生成器端可以自由選擇碼型進(jìn)行測(cè)試。由于生成偽隨機(jī)序列的移位寄存器越長(zhǎng)，則生成的偽隨機(jī)序列的周期越長(zhǎng)，序列的隨機(jī)性就越強(qiáng)，因此這五種不同的測(cè)試碼型可用于模擬隨機(jī)性不同的數(shù)據(jù)通信。本誤碼測(cè)試儀在誤碼分析器端的FPGA中實(shí)現(xiàn)五個(gè)模塊的并行處理，實(shí)現(xiàn)了盲檢測(cè)（此處的盲檢測(cè)是指誤碼分析器端在未知發(fā)送碼型的條件下能夠自動(dòng)識(shí)別發(fā)送的是那種碼型），完成碼同步，并進(jìn)行誤碼統(tǒng)計(jì)處理和給出檢測(cè)出的碼型等信息。

　　本文所述的誤碼測(cè)試儀是基于DSP和FPGA實(shí)現(xiàn)的，具有更大的靈活性，升級(jí)方便，例如可以方便地改變測(cè)試序列的碼元速率，本誤碼測(cè)試儀是以常用的2.048 MHz的碼元序列為例進(jìn)行的測(cè)試，理論上可以實(shí)現(xiàn)0~160 MHz測(cè)試碼速率。如果硬件升級(jí)，理論上還可以達(dá)到更高的碼速率，還可以在需要的情況下增加另外所需的測(cè)試碼型。誤碼測(cè)試的主要工作由FPGA完成，系統(tǒng)的穩(wěn)定性較高。其系統(tǒng)框圖如圖1所示。

　　1 偽隨機(jī)碼生成器

　　許多數(shù)字通信理論的結(jié)論都基于這樣一個(gè)假設(shè)：原始的信源信號(hào)為0、1等概率并相互獨(dú)立的隨機(jī)數(shù)字序列。同樣，實(shí)際數(shù)字通信系統(tǒng)的設(shè)計(jì)也是基于相同假設(shè)。因此，為使測(cè)試結(jié)果盡可能真實(shí)地反映系統(tǒng)的性能，采用偽隨機(jī)序列（m序列）作為測(cè)試中傳輸?shù)男盘?hào)。這種測(cè)試碼的另一個(gè)優(yōu)點(diǎn)是可以實(shí)現(xiàn)開環(huán)測(cè)試。

　　如圖2所示偽隨機(jī)碼生成器也是基于DSP和FPGA 來實(shí)現(xiàn)的。其中DSP負(fù)責(zé)與上位機(jī)的通信和對(duì)FPGA的控制，F(xiàn)PGA實(shí)現(xiàn)偽隨機(jī)序列的生成。圖3為偽隨機(jī)碼生成器的仿真結(jié)果。

　　圖2中上位機(jī)軟件可以運(yùn)行于電腦或者嵌入式系統(tǒng)中，圖4即電腦上的上位機(jī)軟件偽隨機(jī)碼控制器，同時(shí)在嵌入式系統(tǒng)Windows CE上也編程實(shí)現(xiàn)了一個(gè)控制系統(tǒng)。采用嵌入式系統(tǒng)上的上位機(jī)軟件可以增加系統(tǒng)的便攜性。此外還有手動(dòng)模式，增加了偽隨機(jī)碼生成器的可靠性。

　　為了驗(yàn)證系統(tǒng)輸出的偽隨機(jī)序列的正確性，利用MATLAB編寫了生成偽隨機(jī)序列的程序進(jìn)行對(duì)比驗(yàn)證。經(jīng)驗(yàn)證偽隨機(jī)序列生成器輸出的偽隨機(jī)序列正確，可以滿足誤碼測(cè)試儀的要求。

如圖5所示，整個(gè)誤碼分析器的系統(tǒng)結(jié)構(gòu)可以分為三大部分： (1)從接收到的二進(jìn)制碼序列中提取同步時(shí)鐘，此部分由專用芯片及其外圍電路完成；(2)利用m序列開關(guān)門同步算法[5]完成碼同步，并進(jìn)行誤碼統(tǒng)計(jì)和采集電路關(guān)鍵部分的狀態(tài)信息，上報(bào)給DSP，此部分主要由FPGA及其外圍電路完成，F(xiàn)PGA核心模塊的工作框圖如圖6所示，誤碼測(cè)試的時(shí)序圖如圖7所示；(3)DSP完成與其他設(shè)備的通信和對(duì)電路控制。

　　誤碼分析器通過串口與電腦端的上位機(jī)軟件或者其他的嵌入式系統(tǒng)通信，DSP接收指令進(jìn)行解析和執(zhí)行，并把統(tǒng)計(jì)的誤碼率的信息和監(jiān)測(cè)的電路的狀態(tài)通過串口上傳。設(shè)計(jì)的電腦端的上位機(jī)軟件誤碼儀測(cè)試系統(tǒng)如圖8所示。

　　3 實(shí)驗(yàn)和結(jié)論

　　如圖9所示是本誤碼測(cè)試儀與商業(yè)誤碼測(cè)試儀對(duì)比分析實(shí)驗(yàn)示意圖。測(cè)試中本文誤碼測(cè)試儀和商業(yè)誤碼測(cè)試儀均使用2.048 MHz碼速率的偽隨機(jī)序列。誤碼率測(cè)試結(jié)果如表1所示。表中每次測(cè)試時(shí)的信道的干擾都不相同，在每次測(cè)量中干擾是不變的。本文所述誤碼測(cè)試儀是3 min內(nèi)的平均誤碼率，商業(yè)誤碼測(cè)試儀測(cè)得的是誤碼率穩(wěn)定后的結(jié)果。

　　由表1中數(shù)據(jù)可以看到，測(cè)得的誤碼率的量級(jí)是相同的，但是數(shù)據(jù)還是有偏差，而且在誤碼率越低時(shí)測(cè)得數(shù)據(jù)的偏差的百分比越大。存在這種現(xiàn)象的原因主要有兩點(diǎn)，一是信道在兩次測(cè)試時(shí)的狀態(tài)會(huì)有微小的波動(dòng)，即干擾本身不是絕對(duì)穩(wěn)定的；二是在低誤碼率條件下，單個(gè)誤碼碼元對(duì)誤碼率的結(jié)果的影響大于在高誤碼率的條件下對(duì)誤碼率的影響。

　　分析得到的實(shí)驗(yàn)數(shù)據(jù)可知，本文所述的誤碼測(cè)試儀測(cè)得誤碼率可以達(dá)到10-3≤p≤10-10的要求，系統(tǒng)可以完成開環(huán)測(cè)試，系統(tǒng)同步時(shí)間短。

　　在與商業(yè)誤碼測(cè)試儀的對(duì)比實(shí)驗(yàn)中，本文所述的誤碼測(cè)試儀性能與商業(yè)誤碼測(cè)試儀相當(dāng)。而且本誤碼測(cè)試儀可以實(shí)現(xiàn)開環(huán)測(cè)試，可以實(shí)現(xiàn)星地間及地面異地長(zhǎng)距離的誤碼測(cè)試；其功耗低，與嵌入式系統(tǒng)配合使用可以方便地進(jìn)行野外測(cè)試；具有五種用于誤碼測(cè)試偽隨機(jī)序列可供選擇；如果升級(jí)硬件理論上還可以達(dá)到更高的碼速率，可以增加所需要的測(cè)試碼型；偽隨機(jī)碼生成器和誤碼分析器都有串口，可以方便地集成到其他系統(tǒng)中。