基于FPGA芯片和頻率合成器ADF4360-4的GPS信號源

本文以GPS信號源設計為參考，介紹ADI公司的頻率合成器ADF4360-4在GPS信號源設計中的典型應用。

　　1 信號源系統(tǒng)組成

　　1.1 系統(tǒng)設計

　　根據(jù)文獻了解了GPS信號的結構特點，本文設計GPS信號源的目的是模擬衛(wèi)星發(fā)射的GPS信號，也就是對GPS信號進行基帶調制并產(chǎn)生頻率為1 575.42 MHz的GPS射頻信號，根據(jù)文獻，在系統(tǒng)總體設計中，采用超外差上變頻思路，根據(jù)系統(tǒng)設計特點，分數(shù)字電路和模擬電路兩部分，系統(tǒng)設計如圖1所示，數(shù)字電路部分設計采用軟件無線電的思路，利用FPGA芯片完成GPS信號的基帶調制和中頻調制，輸出8 b的GPS數(shù)字中頻信號，通過D/A器件轉換為模擬信號后送到模擬電路;模擬電路部分是整體設計的核心，主要是進行射頻電路板的設計與實現(xiàn)，采用頻率合成器、混頻器等器件，對信號進行混頻，濾波，功率控制等，將GPS中頻信號混頻調制到射頻信號，利用射頻電路完成上變頻功能。

　　1.2 模塊設計

　　(1)數(shù)字電路：數(shù)字電路部分就是基帶/中頻模塊設計，采用軟件無線電思路，根據(jù)文獻，利用FPGA芯片產(chǎn)生GPS導航電文(D碼)、C/A碼、數(shù)字中頻載波，對它們進行基帶調制、擴頻調制輸出GPS數(shù)字中頻信號，其中GPS信號調制原理如圖2所示，主要由C/A碼模塊、D碼模塊、DDS模塊和調制模塊等組成。其中C/A碼模塊產(chǎn)生速率l.023MHz的第i顆衛(wèi)星的C/A碼序列，C/A碼有1 023個碼片，持續(xù)周期是1 ms;D碼模塊產(chǎn)生速率50 Hz的第i顆衛(wèi)星的導航電文(D碼);DDS模塊產(chǎn)生速率12.5 MHz的數(shù)字載波信號;調制模塊對C/A碼、D碼和載波信號進行擴頻調制和BPSK調制，輸出12.5 MHz的GPS數(shù)字中頻信號。

　　(2)模擬電路：根據(jù)文獻，模擬電路部分就是射頻模塊設計，利用頻率合成器、混頻器、濾波器和衰減器等器件進行射頻電路設計，基本原理如圖1所示的模擬部分，功能是將GPS信號由中頻搬移到射頻上，通過濾波器濾波，經(jīng)可調衰減器調整功率后輸出GPS射頻信號，完成上變頻功能。

　　2 頻率合成器ADF4360-4

　　2.1 工作原理及其性能

　　頻率合成器主要功能是為系統(tǒng)上下變頻提供本振信號，多應用于發(fā)射機和接收機系統(tǒng)設計中，通常由數(shù)字鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)和可編程計數(shù)器(R計數(shù)器和N計數(shù)器)等組成，數(shù)字鑒相器(PD)對R計算器與N計數(shù)器的輸出信號進行相位比較，得到一個誤差電壓，經(jīng)環(huán)路濾波器(LF)后控制壓控振蕩器(VCO)產(chǎn)生所需頻率。

　　頻率合成器ADF4360-4是ADI公司生產(chǎn)的高性能鎖相頻率合成芯片，是一款雙模前置分頻型單環(huán)頻率合成器，在不改變頻率分辨率時，能有效提高頻率合成器的輸出頻率;其主要性能有，輸出頻率范圍為1450～1750 MHz，可選擇二分頻，選擇二分頻時輸出信號頻率為725～875 MHz;工作電壓為3～3.6V;輸出信號的功率可控制范圍為-13～-4 dBm;可編程雙模前置分頻器的分頻比為8/9，16/17，32/33;能夠進行模擬和數(shù)字鎖定檢測;芯片內部集成了VCO等。ADF4360-4的工作原理如圖3所示，P/(P+1)為高速雙模前置分頻器，其分頻模數(shù)為P+1和P，A為5位脈沖吞咽可編程計數(shù)器，B為13位主可編程計數(shù)器，R為14位可編程參考分頻器，MC為?？刂七壿嬰娐?。該器件通過可編程5位A計數(shù)器、13位B計數(shù)器及雙模前置分頻器(P/P+1)來共同確定主分頻比N(N=BP+A)，14位可編程參考R分頻器對外部晶振分頻后得到參考頻率fr=f0/R，因此，設計時只需外加環(huán)路濾波器，并選擇合適的參考值，可獲得穩(wěn)定的頻率輸出，其輸出頻率為f0=fi/R(A+BP)，式中，fi為輸入頻率，由外部晶振提供。

　　2.2 應用電路設計

　　在模擬電路射頻模塊中，頻率合成器ADF4360-4為混頻器提供本振信號，其應用電路如圖4所示，頻率合成器的模擬輸入是外部溫補晶振，晶振通過一個濾波器將標準時鐘送到ADF4360-4的16腳REFin;頻率合成器的輸出管腳是4腳：RFoutA和5腳RFoutB，這兩路輸出差分高頻信號，通過匹配網(wǎng)絡和諧振濾波網(wǎng)絡送入混頻器的差分輸入端;第17～19管腳分別是頻率合成器初始化時控制數(shù)據(jù)的CLK腳、DATA腳、LE腳，與測試輸出用的20腳MUXOUT一并接到一個5針插頭，以便與FPGA芯片連接，作為其輸入輸出控制接口;12腳Cc為補償管腳，連一個電容接地;13腳Rset用來設置電荷泵輸出最大電流的大小，電流大小由公式ICPmax=11.75/Rest決定，本電路中Rest=4.7 kΩ;14腳CN連一個電容接Vvco去耦;6腳VCO電源、21腳數(shù)字電源和2腳模擬電源分開放置，分別加去耦電容;其他的模擬地和數(shù)字地直接接地。

　　2.3 初始化設計

　　頻率合成器ADF4360-4通過高速雙模前置分頻器P，5位脈沖吞咽可編程計數(shù)器A，13位主可編程計數(shù)器B和14位可編程參考R分頻器共同決定主分頻比，其輸出頻率為

　　。模擬電路中使用輸入晶振為fi=11.289 6 MHz，數(shù)字電路部分輸出GPS信號頻率為12.5 MHz，經(jīng)過推算可以設置頻率合成器參數(shù)A=5，B=34，P=8，因此頻率合成器輸出本振信號頻率為.f0=1 563.609 8 MHz。

　　頻率合成器ADF4360-4內部有3個24位寄存器，R寄存器、C寄存器和N寄存器，由于寄存器是用來暫存指令和數(shù)據(jù)的，每次掉電后原來寫入寄存器的數(shù)據(jù)也就丟失了，因此每次上電時，必須重新給寄存器寫入數(shù)據(jù)才能獲得所需的本振輸出。通電時寄存器數(shù)據(jù)寫入順序是R寄存器、C寄存器和N寄存器，寄存器數(shù)據(jù)輸入程序用VHDL語言編寫，采用FPGA芯片來控制，其中3個24位寄存器的初始化設置值如表1所示。其中每個寄存器最末兩位DBl和DB0用來決定目標寄存器，比如“01”代表R寄存器，“10”代表N寄存器，“00"代表C寄存器;R寄存器的DBl5～DB2用來設置14位可編程參考分頻器R，N寄存器的DB20～DB8用來設置13位主可編程計數(shù)器B，DB6～DB2用來設置5位脈沖吞咽可編程計數(shù)器A，C寄存器的DB23和DB22用來決定高速雙模前置分頻器P，比如“OO”表示P=8，C寄存器的DBl3和DBl2用來設置輸出功率大小，例如“10”表示頻率合成器輸出功率大小是-7 dBm，可以根據(jù)實際需要調整輸出功率的大小。

　　ADF4360-4的3個寄存器數(shù)據(jù)寫入是通過ADI公司的FPGA芯片PlC6Q240C8的3個雙向I/O口來實現(xiàn)的，連接原理如圖4所示，F(xiàn)PGA芯片的3個雙向I/O口，分別連接ADF4360-4的LE腳、DATA腳、CLK腳，其中CLK為串行時鐘輸入，DATA為串行數(shù)據(jù)輸入，LE為加載使能。ADF4360-4初始化時序如圖5所示。首先由DATA腳在每個CLK的上升沿從MSB(最高有效位)開始依次寫入24位移位寄存器中的數(shù)據(jù)，并根據(jù)LE腳的上升沿信號一次性將輸入的24 b數(shù)據(jù)加載到目標寄存器，然后再進行下一個目標寄存器的初始化，其中C寄存器和N寄存器的賦值間隔應該大于5 ms。

　　3 實驗結果

　　數(shù)字電路模塊的核心是基帶/中頻模塊，采用ADI公司的FPGA芯片EPlC6Q240C8，該芯片采用130 nm工藝，邏輯單元有5 980個，在Quart-usⅡ8.O平臺下測試，測試結果是GPS信號調制占用邏輯單元337個，采用ModelSim仿真平臺，編寫TestBench測試文件，在ModelSim平臺下導出時長1 ms的GPS信號數(shù)據(jù)，在Matlab上進行功率譜分析，仿真波形如圖6(a)所示，中心頻率是12.5 MHm將基帶/中頻模塊輸出的GPS中頻信號送到安泰頻譜分析儀AT5011進行頻譜分析，頻譜波形如圖6(b)所示，信號中心頻率為12.5 MHz，中頻信號能量主要集中在主瓣上，仿真結果和實測結果相符合。

　　模擬電路的射頻模塊在進行PCB電路設計時，需要考慮的問題是噪聲干擾，噪聲干擾是影響射頻電路性能的重要因素，在PCB布局時要考慮數(shù)字電路和模擬電路之間的干擾，大功率器件和小功率器件之間的干擾，供電電源的噪聲干擾，高頻線的布線及接地等因素。射頻模塊的驗證是觀察是否將GPS中頻信號上變頻為1 575.42 MHz的信號，測試中將射頻模塊輸出的GPS射頻信號經(jīng)60 dB衰減后送到頻譜分析儀，頻譜顯示信號是一個單頻信號，中心頻率是1 575.4 MHz，測試符合系統(tǒng)設定要求。

　　4 結語

　　通過分析頻率合成器ADF4360-4的工作原理、性能特點及其應用電路設計，結合GPS信號源設計，提出了以FPGA芯片和頻率合成器為核心的GPS信號源的總體設計方案，分數(shù)字電路和模擬電路兩部分進行了設計與實現(xiàn)，并給出了實驗測試。結果表明，以FPGA為核心的基帶/中頻模塊實現(xiàn)了GPS信號的BPSK調制，擴頻調制，輸出了12.5 MHz的GPS中頻信號;以頻率合成器ADF4360-4為核心的射頻模塊完成了上變頻功能，將GPS中頻信號調制到射頻1 575.4 MHz上，測試滿足系統(tǒng)設計要求。