基于FPGA的可復用SPI接口設計

　　長期以來，外圍設備與主機CPU速度之間的不匹配始終困擾著人們，影響了計算機系統(tǒng)更迅速的發(fā)展。隨著計算機處理能力及存儲規(guī)模的迅速增長，這個問題表現(xiàn)得更加突出。雖然已經(jīng)采取了各種軟、硬件的方法，不斷地改善著CPU與I/O設備之間的接口性能。然而，在許多應用中接口問題依然是制約系統(tǒng)性能的瓶頸。對于特定的設計，設計者面對紛繁蕪雜的接口標準，一般根據(jù)系統(tǒng)所需的成本及功能選擇合適的標準產(chǎn)品，這可能導致接口標準沖突和引起互用性問題；或許重新選擇與接口兼容的標準器件，但又可能會 造成不滿足功能需要或成本要求等。

　　FPGA技術的迅速發(fā)展使得接口問題有了好的解決方案。例如，現(xiàn)有的高性能接口IP及高速物理I/O的 FPGA，可滿足10Gb/s以上的通信系統(tǒng)的要求；而且用FPGA解決接口不兼容器件間的通信問題。因此本文 將提出一種新的基于FPGA 的SPI 接口設計方法。

　　SPI（Serial Peripheral Interface）串行外設接口總線［1］是一種同步全雙工串行通信接口總線。由于其連線簡單使用方便，故得到廣泛應用。在實際開發(fā)應用中，若主控制器無SPI接口或需要與多個具有SPI接口的外設通信，就要使用主控制器的I/O口通過軟件來模擬，這就在很大程度上限制了其應用且給數(shù)據(jù)傳輸帶來不便。在FPGA技術迅速發(fā)展的時代，解決這個問題最方便的辦法就是集成一個SPI核到芯片上。

　　這里根據(jù)業(yè)界通用的SPI總線的標準，設計一種可復用的高速SPI總線。設計過程中很多變量都采用參數(shù)形式，具體應用于工程實踐時根據(jù)實際需要更改參數(shù)即可，充分體現(xiàn)了可復用性。

　　2、 SPI 總線原理

　　SPI 總線由四根線組成：串行時鐘線（SCK），主機輸出從機輸入線（MOSI），主機輸入從機輸出線（MISO），還有一根是從機選擇線（SS），它們在與總線相連的各個設備之間傳送信息，其連接方式如圖1。

　　SPI 總線中所有的數(shù)據(jù)傳輸由串行時鐘SCK 來進行同步，每個時鐘脈沖傳送1 比特數(shù)據(jù)。SCK 由主機產(chǎn)生，是從機的一個輸入。時鐘的相位（CPHA）與極性（CPOL）可以用來控制數(shù)據(jù)的傳輸。CPOL=“0”表示SCK 的靜止狀態(tài)為低電平，CPOL =“1”則表示SCK 靜止狀態(tài)為高電平。時鐘相位（CPHA）可以用來選擇兩種不同的數(shù)據(jù)傳輸模式。如果CPHA =“0”，數(shù)據(jù)在信號SS 聲明后的第一個SCK 邊沿有效。而當CPHA=“1” 時， 數(shù)據(jù)在信號SS聲明后的第二個SCK 邊沿才有效。因此，主機與從機中SPI 設備的時鐘相位和極性必須 要一致才能進行通信。

　　SPI 可工作在主模式或從模式下。在主模式下，每一位數(shù)據(jù)的發(fā)送／接收需要1 次時鐘作用；而在從 模式下，每一位數(shù)據(jù)都是在接收到時鐘信號之后才發(fā)送／接收。1個典型的SPI系統(tǒng)包括一個主MCU和1 個或幾個從外圍器件。

　　3、設計原理

　　Verilog HDL 是一種硬件描述語言，他可以用來進行各種級別的邏輯設計，可以用來進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析和邏輯綜合等，應用十分廣泛。本文使用Verilog設計 SPI接口模塊，實現(xiàn)可IP復用的通用結構。根據(jù)SPI總線原理，可用幾個功能模塊來實現(xiàn)微處理器與從設備之間的雙向數(shù)據(jù)傳輸。

　　3.1. 系統(tǒng)架構設計

　　根據(jù)SPI 總線的原理，本設計的SPI Master同SPI協(xié)議兼容，在主機側的設計相當于wishbone總線［2］規(guī)范兼容的slave設備，總體架構可分為以下3個功能模塊［3］：Clock generator、Serial interface、Wishbone interface

　　3.2. 模塊設計

　　3.2.1 時鐘產(chǎn)生模塊spi-clgen設計

　　SPI時鐘分頻模塊中的時鐘信號的來源是外部系統(tǒng)提供的時鐘clk_in，模塊會根據(jù)各個不同接口的時鐘分頻因子寄存器，產(chǎn)生相應的時鐘輸出信號clk_out。由于SPI沒有應答機制，為了能夠保證時序的可靠性，特別設計了一個無論對于奇分頻還是偶分頻都異常可靠的時鐘生成模塊產(chǎn)生傳輸所需要的串行時鐘。

　　此模塊重點考慮了奇分頻的情況，為了節(jié)省資源對奇分頻的做改動同時也能實現(xiàn)偶分頻的情況。對輸入主時鐘的同步奇整數(shù)分頻，可以簡單地用一個Moore機來實現(xiàn)，編碼采用Moore機增加了可靠性。