基于FPGA的簡(jiǎn)易頻譜分析儀的設(shè)計(jì)方案
3.2 直接數(shù)字頻率合成器DDS原理
用直接數(shù)字頻率合成器DDS(Direct Digital Synthesiz-er)原理實(shí)現(xiàn)掃頻信號(hào)的信號(hào)源主要由參考頻率源、相位累加器、正弦波采樣點(diǎn)存儲(chǔ)RAM、數(shù)模轉(zhuǎn)換器及低通濾波器構(gòu)成。設(shè)參考頻率源頻率為fclk,計(jì)數(shù)容量為2N的相位累加器(N為相位累加器的位數(shù)),若頻率控制字為M,則DDS系統(tǒng)輸出信號(hào)的頻率為fout=fclk/2N×M,而頻率分辨率為△f=fclk/2N。為達(dá)到輸出頻率范圍為5 MHz的要求,考慮到實(shí)際低通濾波器性能的限制,fclk為200 MHz,相位累加器的位數(shù)為32位。其中高10位用做ROM地址讀波表(1個(gè)正弦波周期采樣1 024個(gè)點(diǎn)),頻率控制字也為32位,這樣理論輸出頻率滿足要求。
4 系統(tǒng)硬件設(shè)計(jì)
4.1 AGC電路
輸入信號(hào)經(jīng)高速A/D采樣,信號(hào)幅度必須滿足A/D的采樣范圍,最高為2-3V,因此該系統(tǒng)設(shè)計(jì)應(yīng)加AGC電路。AGC電路采用AD603型線性增益
4.2 A/D轉(zhuǎn)換電路
ADS2806是一款12位A/D轉(zhuǎn)換器,其特點(diǎn)為:無雜散信號(hào)動(dòng)態(tài)范圍(SFDR)為73 dB;信噪比(SNR)為66 dB;具有內(nèi)部和外部參考時(shí)鐘;采樣速率為32 MS/s。圖4為ADS2806的電路。為使A/D轉(zhuǎn)換更穩(wěn)定,在A/D轉(zhuǎn)換器的電源引腳上增加濾波電容,抑制電源噪聲。該電路結(jié)構(gòu)簡(jiǎn)單,在時(shí)鐘CLK的驅(qū)動(dòng)下,數(shù)據(jù)端口實(shí)時(shí)輸出數(shù)據(jù),供FPGA讀取。
4.3 FPGA及外圍接口模塊
選用CycloneⅢ系列EP3C40F484型FPGA,該器件內(nèi)部有39 600個(gè)LE資源,有1 134 000 bit的存儲(chǔ)器,同時(shí)還有126個(gè)乘法器和4個(gè)PLL鎖相環(huán)。由于該器件內(nèi)部有大量資源,因而可滿足其內(nèi)部實(shí)現(xiàn)數(shù)字混頻、數(shù)字濾波、以及FFT運(yùn)算。FP -GA正常工作時(shí),主要需要的外部接口有:時(shí)鐘電路、JTAG下載電路、配置器件及下載電路。圖5為FPGA的外圍接口電路。
評(píng)論