對基于FPGA的作戰(zhàn)系統(tǒng)時(shí)統(tǒng)的研究與設(shè)計(jì) 作者： 時(shí)間：2009-12-23 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 其中CLK(時(shí)鐘)、RST(復(fù)位)、A(外部授時(shí)信號)、B(自產(chǎn)生信號)為輸入信號。Y為輸出信號，即中斷信號。仿真結(jié)果如圖4所示。 4 時(shí)間精度 外部授時(shí)信號大多為1秒周期的秒脈沖信號，這時(shí)系統(tǒng)獲得的時(shí)間只能精確到秒。在需要獲得精確度更高的時(shí)間信息時(shí)，可利用FPGA中的計(jì)數(shù)器等來實(shí)現(xiàn)設(shè)計(jì)。見下面所示： 上一頁 1 2 3 4 下一頁
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