高速流水線浮點(diǎn)加法器的FPGA實(shí)現(xiàn)

　　3.2浮點(diǎn)加法運(yùn)算的實(shí)現(xiàn)

　　浮點(diǎn)加法運(yùn)算可總結(jié)為比較、移位、相加、規(guī)范化等四個(gè)步驟，分別對(duì)應(yīng)于compare、shift、sum、normalize四個(gè)模塊。

　　(1)compare模塊

　　本模塊主要完成兩輸入浮點(diǎn)數(shù)的比較，若din_a、din_b為兩個(gè)輸入單精度浮點(diǎn)數(shù)，則在一個(gè)時(shí)鐘周期內(nèi)完成的運(yùn)算結(jié)果如下：

　　◇大數(shù)指數(shù)b_exp這里的大數(shù)指絕對(duì)值的比較；

　　◇兩浮點(diǎn)數(shù)的指數(shù)差sube，正數(shù)；

　　◇大數(shù)尾數(shù)b_ma；

　　◇小數(shù)尾數(shù)s_ma，該尾數(shù)已加入隱含1；

　　◇和符號(hào)c_sgn，為確定輸出結(jié)果的符號(hào)；

　　◇加減選擇add_sub，兩輸入同符號(hào)時(shí)為0(相加)、異符號(hào)時(shí)為1(相減)，sum模塊中使用實(shí)現(xiàn)加減選擇。

　　(2)shift模塊

　　shift模塊的作用主要是根據(jù)兩個(gè)輸入浮點(diǎn)數(shù)的指數(shù)差來執(zhí)行小數(shù)尾數(shù)(已加入隱含1)向右移動(dòng)相應(yīng)的位數(shù)，以將輸入的兩個(gè)浮點(diǎn)數(shù)指數(shù)調(diào)整為相同的數(shù)(同大數(shù))，若b_exp、sube、b_ma、s_ma、c_sgn、add_sub為輸入信號(hào)(其含義見compare模塊)，則可輸出如下運(yùn)算結(jié)果(在一個(gè)時(shí)鐘周期內(nèi)完成)：

　　◇大數(shù)指數(shù)(sft_bexp)，將b_exp信號(hào)用寄存器延遲一個(gè)周期，以實(shí)現(xiàn)時(shí)序同步；

　　◇小數(shù)尾數(shù)(sft_sma)，已完成向右移動(dòng)相應(yīng)的sube位；

　　◇大數(shù)尾數(shù)(sft_bma)，將b_ma信號(hào)用寄存器延遲一個(gè)周期，以實(shí)現(xiàn)時(shí)序同步；

　　◇和符號(hào)(sft_csgn)，將c_sgn信號(hào)用寄存器延遲一個(gè)周期，以實(shí)現(xiàn)時(shí)序同步；

　　◇加減選擇(sft_addsub)，將add_sub信號(hào)用寄存器延遲一個(gè)周期，以實(shí)現(xiàn)時(shí)序同步；

　　(3)sum模塊

　　本模塊可根據(jù)加減選擇(sft_addsub(信號(hào)完成兩輸入浮點(diǎn)數(shù)尾數(shù)(已加入隱含1)的加減，若sft_bexp、sft_sma、sft_bma、sft_csgn、sft_addsub為輸入信號(hào)(其含義見shift模塊)，則可輸出如下運(yùn)算結(jié)果(在一個(gè)時(shí)鐘周期內(nèi)完成)：

　　◇大數(shù)指數(shù)(sum_bexp)，將sft_bexp信號(hào)用寄存器延遲一個(gè)周期，以實(shí)現(xiàn)時(shí)序同步；

　　◇尾數(shù)和(sum_ma)，為大數(shù)尾數(shù)與移位后小數(shù)尾數(shù)的和，差(兩尾數(shù)已加入隱含1)；

　　◇和符號(hào)(sum_csgn)，將sft_csgn信號(hào)用寄存器延遲一個(gè)周期，以實(shí)現(xiàn)時(shí)序同步；

　　(4)normalize模塊

　　normalize模塊的作用主要是將前三個(gè)模塊的運(yùn)算結(jié)果規(guī)范為IEEE 754單精度浮點(diǎn)數(shù)標(biāo)準(zhǔn)，若sum_bexp、sum_ma、sum_csgn為輸入信號(hào)(其含義見sum模塊)，則其輸出的運(yùn)算結(jié)果(在一個(gè)時(shí)鐘周期內(nèi)完成)只有一個(gè)和輸出(data_out)，也就是符合IEEE754浮點(diǎn)數(shù)標(biāo)準(zhǔn)的兩個(gè)輸入浮點(diǎn)數(shù)的和。

　　4系統(tǒng)綜合與仿真

　　由于本工程是由compare、shift、sum、normalize四個(gè)模塊組成的，而這四個(gè)模塊通過串行方式進(jìn)行連接，每個(gè)模塊的操作都在一個(gè)時(shí)鐘周期內(nèi)完成，因此，整個(gè)浮點(diǎn)數(shù)加法運(yùn)算可在四個(gè)時(shí)鐘周期內(nèi)完成。這使得工程不僅有確定的數(shù)據(jù)運(yùn)算時(shí)延(latency)，便于流水線實(shí)現(xiàn)，而且方便占用的時(shí)鐘周期盡可能減少，從而極大地提高了運(yùn)算的實(shí)時(shí)性。

　　4.1工程綜合結(jié)果

　　經(jīng)過Quartus II綜合可知，本設(shè)計(jì)使用的StratixⅡEP2S15F484C3芯片共使用了641個(gè)ALUT(高級(jí)查找表)、188個(gè)寄存器、0位內(nèi)存和可達(dá)到80 MHz的時(shí)鐘頻率，因此可證明，本系統(tǒng)利用合理的資源實(shí)現(xiàn)了高速浮點(diǎn)數(shù)加法運(yùn)算。

　　4.2工程仿真結(jié)果

　　本工程仿真可使用Quartus II 8.0內(nèi)嵌式仿真工具來編寫Matlab程序，以生成大量隨機(jī)單精度浮點(diǎn)數(shù)(以便于提高仿真代碼覆蓋率，提高仿真的精確度)，然后計(jì)算它們相加的結(jié)果，并以文本形式存放在磁盤文件中。編寫Matlab程序可產(chǎn)生作為仿真輸入的*．vec文件，然后通過時(shí)序仿真后生成*．tbl文件，再編寫Matlab程序提取其中有用的結(jié)果數(shù)據(jù)，并與先前磁盤文件中的結(jié)果相比較，以驗(yàn)證設(shè)計(jì)的正確性。