基于VHDL的線(xiàn)性分組碼編譯碼器的研究設(shè)計(jì)

　　則可得由伴隨子S決定對(duì)應(yīng)的錯(cuò)誤圖樣集e，即為典型監(jiān)督矩陣的轉(zhuǎn)置HT，如表1所示。

　　3 仿真及分析

　　圖1、圖2分別為線(xiàn)性仿真分組編碼器、譯碼器電路的仿真波形。圖中各參數(shù)含義如下：clk是系統(tǒng)時(shí)鐘信號(hào)輸入；UI是編碼器中三位線(xiàn)性分組碼的輸入；CO是編碼器中六位編碼的輸出；Y是解碼器中六位編碼的輸入；c是解碼器中六位譯碼的輸出。

　　在圖1、圖2中，截取了仿真的部分波形進(jìn)行分析，產(chǎn)生的六位編碼CO、六位譯碼Y完全依據(jù)線(xiàn)性分組碼的編譯碼規(guī)則，任意兩個(gè)許用碼組之和(逐位模2加)仍為一許用碼組，即具有封閉性。

　　4 結(jié)語(yǔ)

　　對(duì)線(xiàn)性分組碼編、譯碼器的設(shè)計(jì)基于VHDL(硬件描述語(yǔ)言)，與傳統(tǒng)設(shè)計(jì)相比較，采用VHDL語(yǔ)言設(shè)計(jì)的線(xiàn)性分組碼編、譯碼器無(wú)需考慮具體電路的實(shí)現(xiàn)，只需要掌握編譯碼原理，根據(jù)相應(yīng)的編譯碼規(guī)則轉(zhuǎn)換成VHDL語(yǔ)言，大大減少了設(shè)計(jì)人員的工作量，提高了設(shè)計(jì)的準(zhǔn)確性和效率。程序已在Max+PlusⅡ10．O工具軟件上進(jìn)行了編譯、仿真和調(diào)試。經(jīng)過(guò)實(shí)驗(yàn)結(jié)果的分析，說(shuō)明本設(shè)計(jì)是正確的。本文給出的設(shè)計(jì)思想也適用于其他基于PLD芯片的系統(tǒng)設(shè)計(jì)。