一文看懂VHDL和Verilog有何不同

　　當(dāng)前最流行的硬件設(shè)計(jì)語言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當(dāng)多的擁護(hù)者。VHDL 語言由美國軍方所推出，最早通過國際電機(jī)工程師學(xué)會(IEEE)的標(biāo)準(zhǔn)，在北美及歐洲應(yīng)用非常普遍。而 Verilog HDL 語言則由 Gateway 公司提出，這家公司輾轉(zhuǎn)被Cadence所購并，并得到Synopsys的支持。在得到這兩大 EDA 公司的支持后，也隨后通過了 IEEE 標(biāo)準(zhǔn)，在美國、日本及中國臺灣地區(qū)使用非常普遍。

　　我們把這兩種語言具體比較下：

　　1.整體結(jié)構(gòu)

　　點(diǎn)評：

　　兩者結(jié)構(gòu)基本相似，并行語句的種類也類似;

　　VHDL語言需要進(jìn)行大量說明，程序通常比較長;

　　Verilog HDL通常不進(jìn)行說明，或只進(jìn)行非常簡短的說明，程序比較簡短。

　　2.數(shù)據(jù)對象及類型

　　VHDL

　　常量 信號 變量 9種預(yù)定義類型 各類用戶定義類型

　　可描述各類不同的量

　　必須進(jìn)行類型說明

　　運(yùn)算時(shí)必須考慮類型的一致性和適用性

　　Verilog HDL

　　常量： 數(shù)量，參量

　　變量：網(wǎng)絡(luò)型 寄存器型

　　類型種類少

　　運(yùn)算時(shí)所受的約束少

　　3.運(yùn)算符號

　　運(yùn)算主要分為3類 ： 算術(shù)運(yùn)算 邏輯運(yùn)算 關(guān)系運(yùn)算

　　算術(shù)運(yùn)算

　　VHDL中有10種 但很多都不能進(jìn)行綜合，只能用于行為描述

　　Verilog HDL中只有能夠綜合的5種

　　邏輯運(yùn)算

　　VHDL中 有常用的6種，均用字符形式表達(dá)

　　Verilog HDL中有3類共14種，

　　分為一般邏輯運(yùn)算，位邏輯運(yùn)算，縮減邏輯運(yùn)算

　　關(guān)系運(yùn)算

　　VHDL中有6種

　　Verilog HDL中有2類共8種，對比增加了全等和不全等(用于對不定態(tài)比較)。

　　除了以上3類運(yùn)算外，VHDL中還有連接運(yùn)算，Verilog HDL中還有連接運(yùn)算、移位運(yùn)算和條件運(yùn)算。

　　點(diǎn)評：

　　VHDL的運(yùn)算劃分比較抽象，適應(yīng)面較廣

　　Verilog HDL的運(yùn)算劃分比較具體，對邏輯代數(shù)反映更細(xì)致一些。

　　4.語句

　　兩種語言的語句都分為并行語句和順序語句，并行語句在主程序中使用，順序語句只能在子結(jié)構(gòu)中使用;

　　并行語句都分為3種形式：