基于ADS1298與FPGA的高性能腦電信號(hào)采集系統(tǒng)

　　由式(2)可知3 dB截止頻率為96.2 Hz，腦電信號(hào)主要頻帶集中0.1~100 Hz，此預(yù)處理電路可完全涵蓋腦電信號(hào)的有用信息。

　　2.2 右腿驅(qū)動(dòng)電路

　　右腿驅(qū)動(dòng)電路是抑制生物電信號(hào)采集系統(tǒng)中的共模干擾(特別是50 Hz的工頻)的最常用、最有效的一種方法。由于ADS1298芯片內(nèi)部集成了右腿驅(qū)動(dòng)電路，因此只需要配置ADS1298 內(nèi)部相關(guān)寄存器，并在外圍使用少量的電子器件，即可實(shí)現(xiàn)該功能，具體右腿驅(qū)動(dòng)電路如圖3所示。從圖3可知，電路由ADS1298內(nèi)部的RLD電路以及外部的R3 ，R4 ，C3 組成，其中R3 起限流保護(hù)作用，R4 與C3 構(gòu)成反向放大濾波電路。

　　2.3 FPGA接口電路

　　為了實(shí)現(xiàn)高精度、高可靠性的腦電信號(hào)采集，本系統(tǒng)采用Altera Cyclone Ⅱ系列芯片EP2C35F672 作為控制和處理的核心，EP2C35系列FPGA內(nèi)部包含33 216個(gè)邏輯單元(LE)，105 個(gè)M4K RAM 塊，RAM 總量達(dá)到483 840位，35個(gè)內(nèi)嵌乘法器，4個(gè)鎖相環(huán)(PLL)，可用最大I/O 口為475，內(nèi)部資源完全滿足高性能的腦電采集系統(tǒng)的需求。

　　本系統(tǒng)中與FPGA 相連的有模數(shù)轉(zhuǎn)換芯片ADS1298、以太網(wǎng)接口芯片DM9000A和SDRAM.FPGA的接口電路就是把這些芯片的信號(hào)控制端口、數(shù)據(jù)讀寫端口和地址端口直接與FPGA的I/O相連，通過Quartus Ⅱ分配相對(duì)應(yīng)的I/O口，即可實(shí)現(xiàn)接口電路的有效連接。