模擬BIST的四項(xiàng)基本原則

引言

　　數(shù)字BIST的工作原理：用一個(gè)LFSR(線(xiàn)性反饋移位寄存器)生成偽隨機(jī)的位模式，并通過(guò)臨時(shí)配置成串行移位寄存器的觸發(fā)器，將這個(gè)位模式加到待測(cè)電路上。數(shù)字BIST亦用相同的觸發(fā)器捕獲響應(yīng)，將移出的結(jié)果壓縮成一個(gè)數(shù)字標(biāo)志，再將其與一個(gè)正確的標(biāo)志作逐位對(duì)比。

　　1 “模擬”的定義

　　“模擬”電路對(duì)不同的人有不同的含義。一個(gè)PLL或SERDES(串行器/解串器)可以看作是數(shù)字的，模擬的，或混合信號(hào)的。對(duì)這些單元的BIST測(cè)試可以是純數(shù)字的，因?yàn)檫@些功能只有數(shù)字輸入和輸出。例如，有些IC會(huì)用片上的頻率計(jì)數(shù)器

　　來(lái)測(cè)量PLL的輸出頻率，它是用一個(gè)基準(zhǔn)頻率的已知周期數(shù)，統(tǒng)計(jì)振蕩的周期數(shù)，如果計(jì)數(shù)中的任何位不同于期望值，則測(cè)試就失敗。很多用于測(cè)試IC SERDES收發(fā)器性能的方法是采用環(huán)回的偽隨機(jī)數(shù)據(jù)，如檢測(cè)到一個(gè)誤碼就認(rèn)為失敗。然而，測(cè)試ADC或DAC這類(lèi)模擬電路時(shí)，顯然要求BIST電路可以生成或捕獲模擬信號(hào)，即瞬時(shí)電壓總是相關(guān)的信號(hào)。傳統(tǒng)的模擬電路(如濾波器和線(xiàn)性穩(wěn)壓器)都有模擬輸入與輸出，不過(guò)很多都有數(shù)字控制的信號(hào)或時(shí)鐘。最純粹的模擬電路(如RF電路)可能根本沒(méi)有數(shù)字信號(hào)。

　　在測(cè)試時(shí)，模擬電路至少要有一個(gè)非確定性瞬態(tài)電壓的信號(hào)。測(cè)試包括對(duì)信號(hào)的檢查，是在兩個(gè)電壓之間，是數(shù)字值，還是時(shí)間閾值;還要檢查信號(hào)統(tǒng)計(jì)值是否在極限內(nèi);或檢查一個(gè)有關(guān)信號(hào)的算術(shù)運(yùn)算值是否在極限之間。對(duì)所有具備任何模擬信號(hào)的電路，都應(yīng)采用模擬測(cè)試原理。

　　純數(shù)字電路的響應(yīng)是確定性的，因此，一個(gè)可接受的輸出信號(hào)只需要采樣一次。不過(guò)，如果能看到數(shù)字電路信號(hào)足夠多的細(xì)節(jié)，如毫伏或皮秒量級(jí)，則所有電路都是模擬的。在納米級(jí)CMOS工藝時(shí)，這種考慮尤其不能忽視，因?yàn)閷?duì)于1V電源軌以及亞納秒級(jí)時(shí)鐘周期，電源軌噪聲、抖動(dòng)、溫度以及參量變動(dòng)都有顯著的影響。測(cè)試模擬電路的BIST電路容易受這些效應(yīng)影響，哪怕BIST幾乎是全數(shù)字的，因此，很多模擬設(shè)計(jì)者都想了解模擬BIST如何比相同芯片上的模擬電路更精確。

　　2 設(shè)計(jì)模擬BIST的挑戰(zhàn)

　　設(shè)計(jì)用于模擬電路的BIST要比精確提供和捕捉模擬信號(hào)更加復(fù)雜。信號(hào)變動(dòng)與需要測(cè)量的參數(shù)都要比數(shù)字BIST處理的邏輯0和邏輯1要多得多。模擬激勵(lì)與響應(yīng)可以從直流電壓、線(xiàn)性斜坡以及脈沖，直到正弦波與頻率調(diào)制。激勵(lì)與響應(yīng)可能還屬于不同的域，從而使挑戰(zhàn)更加復(fù)雜化。例如，一個(gè)DC電壓輸入可能產(chǎn)生一個(gè)頻率輸出。挑戰(zhàn)中還增加了需要分析的各種參數(shù)，它們可能包括幅度、相位延遲，以及SNR(信噪比)，還有DC電壓、峰峰抖動(dòng)，以及占空比。

　　測(cè)試設(shè)備一般必須比待測(cè)電路精度高一個(gè)數(shù)量級(jí)。于是，最令人生畏的模擬BIST挑戰(zhàn)就是：如何經(jīng)濟(jì)地實(shí)現(xiàn)比待測(cè)電路更高的精度，而后者很可能已經(jīng)實(shí)現(xiàn)了在其硅片面積與技術(shù)下的最佳精度。信號(hào)幅度的范圍可能非常巨大。ADC與DAC可以處理動(dòng)態(tài)范圍高達(dá)224的片上模擬信號(hào)，相當(dāng)于8個(gè)數(shù)量級(jí)。

　　數(shù)字BIST可以比作一個(gè)正在給自己的多項(xiàng)選擇測(cè)試打分的學(xué)生。他將一個(gè)模板放在答題紙上，統(tǒng)計(jì)正確答案數(shù)。另一方面，模擬BIST則可以比做一個(gè)正在做作文考試的學(xué)生。這不是一個(gè)簡(jiǎn)單而客觀的過(guò)程?，F(xiàn)在，考慮到實(shí)用模擬BIST所必須應(yīng)用的基礎(chǔ)電路原理，應(yīng)可以了解挑戰(zhàn)的量級(jí)了。

　　3 基礎(chǔ)電路原則

　　3.1 原則一

　　通過(guò)施加時(shí)序不敏感的數(shù)字測(cè)試模式、時(shí)鐘以及DC電壓，測(cè)試機(jī)制本身必須是可測(cè)的，而無(wú)需片外的線(xiàn)性AC信號(hào)或測(cè)量。ATE(自動(dòng)測(cè)試設(shè)備)在離開(kāi)工廠前，要做大量的校準(zhǔn)與測(cè)試。要讓BIST成為混合信號(hào)ATE的替代方案，就必須在使用前作校準(zhǔn)與測(cè)試。采用基于掃描的測(cè)試，模擬BIST電路的純數(shù)字部分應(yīng)是可測(cè)的，包括邏輯BIST。如果數(shù)字電路包含了延遲線(xiàn)或延遲匹配線(xiàn)路，則應(yīng)測(cè)試這些延遲和延遲增量。測(cè)量一個(gè)延遲的方法是：將延遲線(xiàn)包含或配置到一個(gè)回路振蕩器中，并用片上頻率計(jì)數(shù)器測(cè)量其振蕩頻率。

　　對(duì)模擬BIST中純 模擬部分的測(cè)試則更復(fù)雜。有些研究人員建議在自己的模擬BIST中使用一個(gè)ADC或DAC，暗含著ATE可以測(cè)試它的假設(shè);然而，混合信號(hào)ATE仍將是必要的，因此削弱了BIST的很多優(yōu)勢(shì)。

　　也許最陳舊的BIST技術(shù)就是將一個(gè)DAC輸出連回到一個(gè)ADC輸入，或?qū)⒁粋€(gè)調(diào)制器輸出連到一個(gè)解調(diào)器輸入，以此完成整個(gè)數(shù)字測(cè)試。這種方法仿佛是用一個(gè)未經(jīng)測(cè)試的電路，去測(cè)試另外的電路，對(duì)補(bǔ)償失誤不敏感。例如，對(duì)于ADC中補(bǔ)償?shù)南嗨品蔷€(xiàn)性，DAC的非線(xiàn)性則可能過(guò)高，因?yàn)閮烧咭黄鹨糜谌魏螁为?dú)一個(gè)。

　　3.2 原則二

　　模擬BIST的第二個(gè)原則是欠采樣，即慢于Nyquist速率的采樣，這意味著采樣速率要低于最高頻率的兩倍——這對(duì)于較慢地分析一個(gè)信號(hào)是必需的。較慢的采樣還有利于使BIST電路小于待測(cè)電路。

　　在有些自校準(zhǔn)方法中，會(huì)用一個(gè)低速ADC去欠采樣一只高速ADC或DAC的模擬信號(hào)。一級(jí)sigma-delta調(diào)制器是小而簡(jiǎn)單的模擬電路，如果帶寬降低就可以將模擬信號(hào)轉(zhuǎn)換為任意分辨率的數(shù)字碼流。調(diào)制器可以采樣一個(gè)1600萬(wàn)次/秒的信號(hào)，產(chǎn)生1600個(gè)1 bit的采樣;調(diào)制器可以對(duì)這些采樣作數(shù)字濾波，產(chǎn)生100萬(wàn)個(gè)4位分辨率采樣/秒，或16000個(gè)16 位采樣/秒，每種情況都將可用帶寬減少至1/16。欠采樣可以讓一個(gè)較窄的興趣帶寬定位于原始信號(hào)頻率的中心，使其轉(zhuǎn)換為一個(gè)低的頻率，從而更便于做分析。不過(guò)，欠采樣也要付出混疊效應(yīng)的代價(jià)，這是必須考慮的。

　　另一個(gè)采樣的例子是一個(gè)PLL BIST，它使用PLL的輸入基準(zhǔn)時(shí)鐘沿，去采樣PLL的輸出(圖1a)。此時(shí)，一個(gè)基準(zhǔn)通過(guò)一個(gè)可調(diào)延遲線(xiàn)，為一只鎖存器提供時(shí)鐘，鎖存器完成采樣工作。假設(shè)鎖存器的輸出計(jì)數(shù)1000個(gè)時(shí)鐘周期，然后延遲遞增。這個(gè)動(dòng)作不斷重復(fù)，直到鎖存器獲得了累加的分布函數(shù)(圖1b)。PLL的輸出頻率可以比其基準(zhǔn)頻率高出很多倍。這種BIST不能檢測(cè)到基準(zhǔn)時(shí)鐘沿之間的抖動(dòng)，但另外一種采用略微偏移的采樣頻率的技術(shù)，可以在輸