模擬BIST的四項(xiàng)基本原則

　　圖1，PLL BIST使用PLL的輸入基準(zhǔn)時(shí)鐘沿，采樣PLL的輸出 (a)。一個(gè)基準(zhǔn)通過一根可調(diào)延遲線，為一個(gè)鎖存器提供時(shí)鐘，鎖存器完成采樣工作。鎖存器的輸出計(jì)數(shù)1000個(gè)時(shí)鐘周期，然后延遲遞增。這個(gè)動(dòng)作不斷重復(fù)，直到鎖存器獲得了累積分布函數(shù) (b)。

　　這兩種技術(shù)表示了時(shí)間測(cè)量的一個(gè)重要原則：控制一個(gè)信號(hào)被采樣的時(shí)間時(shí)，要么是一個(gè)來(lái)自可調(diào)延遲的恒定時(shí)間偏移，要么是來(lái)自一個(gè)可調(diào)振蕩器的恒定頻率偏移，如PLL。在實(shí)現(xiàn)納米CMOS時(shí)，低抖動(dòng)延遲越來(lái)越困難，但低抖動(dòng)頻率偏移卻越來(lái)越容易實(shí)現(xiàn)。

3.3 原則三

　　模擬BIST的另一個(gè)原則通過減去系統(tǒng)誤差來(lái)提高精度。例如，當(dāng)測(cè)量電壓時(shí)，必須消除任何比較器或運(yùn)算放大器的偏移電壓。如果這些電路有可忽略的偏移，則必須測(cè)量該偏移，以驗(yàn)證它確實(shí)是可忽略的;否則，就必須減去它的值。比較簡(jiǎn)單的方法是假設(shè)該偏移較大，將其減掉。當(dāng)測(cè)量延遲時(shí)，必須從輸出的延遲中，減去待測(cè)電路輸入端的測(cè)試接入路徑延遲，以確保消除了接入路徑的延遲。ATE通常采用乘法和減法，做模擬自校準(zhǔn)，但這種運(yùn)算需要太多電路，對(duì)BIST并不經(jīng)濟(jì)。當(dāng)系統(tǒng)誤差上下起伏時(shí)，可能會(huì)出現(xiàn)低頻效應(yīng)，如由于電力線噪聲而使偏移以50 Hz或60 Hz變化。

　　通過增加采樣來(lái)計(jì)算均值，可以提高精度。一個(gè)信號(hào)或測(cè)量電路中的隨機(jī)噪聲限制了對(duì)任何信號(hào)特性測(cè)量的可重復(fù)性。當(dāng)在一次測(cè)量中包含了更多的采樣時(shí)，就改善了測(cè)量的變動(dòng)與可重復(fù)性。模擬測(cè)量電路實(shí)現(xiàn)均化的方法一般是用低通濾波，或用一個(gè)電容做電荷積分。

　　可以在模擬BIST的數(shù)字電路中使用全加法器，但很多情況下，用二進(jìn)制計(jì)數(shù)器可以更高效地實(shí)現(xiàn)均化。用簡(jiǎn)單的均化或減法都無(wú)法抑制掉非隨機(jī)的噪聲，例如來(lái)自鄰近同步邏輯或60 Hz電力線的干擾。不過，可以通過與干擾的同步采樣，或?qū)Ω蓴_頻率作整數(shù)周期的積分，從而降低其影響。

　　為獲得成本效益，BIST電路必須有高于待測(cè)電路的成品率。對(duì)于數(shù)字BIST的情況，這種要求只是意味著其面積必須小于待測(cè)電路面積。然而對(duì)于模擬BIST，這一原則還意味著BIST必須在不影響成品率情況下，實(shí)現(xiàn)所需要的線性度、噪聲以及帶寬。在一項(xiàng)研究中，一個(gè)測(cè)試芯片上只有70%的小型模擬BIST電路可以實(shí)現(xiàn)所需要的測(cè)量精度。該BIST的成品率對(duì)SoC(系統(tǒng)單芯片)的影響等同于電路占整個(gè)SoC的30%情況。

　　使BIST的成品率高于待測(cè)模擬電路的最佳方式是盡可能減少BIST中的模擬電路數(shù)量，即使其數(shù)字化。通過在多個(gè)功能之間共享一個(gè)BIST電路，可以減少與BIST電路有關(guān)的面積。數(shù)字BIST可以很容易實(shí)現(xiàn)這一任務(wù)，但模擬BIST則相反，因?yàn)樾枰獪y(cè)試的功能之間存在差異性。這就是MadBIST建立的原因，這種方法由MF Ton er和Gordon W Roberts共同開發(fā)。采用MadBIST時(shí)，一只DSP首先測(cè)試一只ADC然后才是DAC。MadBIST、ADC和DAC，然后再測(cè)試其它模擬電路。

　　采用共享分析塊有一個(gè)問題，即將感興趣的模擬信號(hào)傳送給分析塊。完成這個(gè)工作一般采用模擬總線，但它們會(huì)帶來(lái)負(fù)載、噪聲和非線性，并且會(huì)減小帶寬。一種替代方法是在本地將信號(hào)轉(zhuǎn)換為某種數(shù)字表述，然后采用一個(gè)數(shù)字總線。

　　模擬BIST必須能夠采用基于規(guī)范的結(jié)構(gòu)化測(cè)試。換句話說(shuō)，所做激勵(lì)與響應(yīng)分析的結(jié)果，必須能與模擬電路的功能規(guī)范作校對(duì)，但它們也必須面向制造缺陷，幫助做診斷，并盡可能減少測(cè)試時(shí)間。面向缺陷的測(cè)試有助于完成這個(gè)任務(wù)，但一般不會(huì)嘗試使用仿功能測(cè)試。飛利浦(現(xiàn)在的恩智浦公司)在1995年首先在基于規(guī)范的傳統(tǒng)模擬測(cè)試與面向缺陷的測(cè)試之間做了一個(gè)公開的行業(yè)對(duì)比。結(jié)論是：當(dāng)設(shè)計(jì)規(guī)范有更大的裕度，并且過程得到良好的控制時(shí)，面向缺陷的測(cè)試能對(duì)相近的缺陷覆蓋實(shí)現(xiàn)更快的測(cè)試。另一方面，基于規(guī)范的測(cè)試對(duì)保持測(cè)試覆蓋和成品率都是必要的。

　　數(shù)字BIST天然地就采用一種仿功能的激勵(lì)，因?yàn)閹缀跞魏?和0的模式都能表示功能模式下的輸入信號(hào)，包括偽隨機(jī)數(shù)據(jù)。而為模擬電路提供一種仿功能激勵(lì)則可能復(fù)雜得多。偽隨機(jī)噪聲是一個(gè)誘人的模擬激勵(lì)，它能處理很多潛在的缺陷，并且易于生成。一只電阻和一只電容就可以對(duì)數(shù)字BIST中的LFSR輸出做濾波，產(chǎn)生一個(gè)模擬波形。乘法器和加法器可以將待測(cè)模擬電路的響應(yīng)與其偽隨機(jī)輸入做交叉關(guān)聯(lián)。

　　另外一種更容易實(shí)現(xiàn)的方案是，將電路輸出端連接到輸入端，必要時(shí)增加增益或反相，從而將電路重新配置為一個(gè)振蕩器，并測(cè)量其振蕩頻率。這種技術(shù)具有面積效率。不幸的是，這兩種方案都被證明難以使用，因?yàn)闇y(cè)量對(duì)于噪聲和非線性都太不敏感，而診斷也不實(shí)用。

　　ATE廣泛采用一種線性斜坡與單音正弦波作為測(cè)試激勵(lì)，從而有效地測(cè)試ADC和DAC的線性度，并作診斷輔助。在片上產(chǎn)生一個(gè)純斜坡或正弦波的最強(qiáng)大方式是在一個(gè)循環(huán)移位寄存器中存儲(chǔ)一個(gè)周期性的sigma-delta碼流，不過這種方案可能需要數(shù)千個(gè)邏輯門，外加模擬濾波。所幸的是，一個(gè)激勵(lì)塊可能就足以應(yīng)付一片SoC中的所有模擬功能，并且可以有效地將串行數(shù)字碼流送給芯片的各個(gè)區(qū)域。

　　激勵(lì)生成的最簡(jiǎn)單而有用的信號(hào)是一個(gè)數(shù)字方波，可以用它去測(cè)量一個(gè)步長(zhǎng)，或一個(gè)脈沖響應(yīng)。令人驚訝的是，對(duì)于一個(gè)用于生成波形的采樣比較器來(lái)說(shuō)，精確DC電壓是一種困難的激勵(lì)或基準(zhǔn)，除非求助于需要更多自測(cè)的模擬技術(shù)。對(duì)一個(gè)占空比可編程的數(shù)字波形做低通濾波，可以產(chǎn)生一個(gè)基本上是DC的波形，其平均電壓取決于占空比，并且在高開關(guān)降低開關(guān)頻率，就降低了DC電壓對(duì)這種不匹配的敏感度，但增加了DC電壓的峰峰變動(dòng)。在模擬功能中(如穩(wěn)壓器)，增加有源低通濾波就可以減少這種噪聲。但采用這種方案的模擬BIST必須對(duì)濾波做測(cè)試。更適合于BIST的是在“高速模擬電路測(cè)試與驗(yàn)證研討會(huì)”上剛剛演示的一種技術(shù)。