混合鍵合在3D芯片中發(fā)揮著重要作用

上周，IEEE電子元件與技術(shù)會(huì)議（ECTC）的研究人員推動(dòng)了一項(xiàng)對(duì)尖端處理器和存儲(chǔ)器至關(guān)重要的技術(shù)。該技術(shù)被稱為混合鍵合，將兩個(gè)或多個(gè)芯片堆疊在同一封裝中，使芯片制造商能夠增加其處理器和存儲(chǔ)器中的晶體管數(shù)量，盡管曾經(jīng)定義摩爾定律的傳統(tǒng)晶體管收縮速度普遍放緩。來自主要芯片制造商和大學(xué)的研究小組展示了各種艱苦奮斗的改進(jìn)，包括應(yīng)用材料公司、Imec、英特爾和索尼在內(nèi)的一些研究小組顯示的結(jié)果可能導(dǎo)致3D堆疊芯片之間的連接密度達(dá)到創(chuàng)紀(jì)錄的密度，即在一平方毫米的硅中約有700萬個(gè)鏈接。

Imec設(shè)法在每2微米放置一次的芯片之間建立3D連接。

由于半導(dǎo)體進(jìn)步的新性質(zhì)，所有這些連接都是必需的，英特爾的Yi Shi告訴ECTC的工程師。正如英特爾技術(shù)開發(fā)總經(jīng)理 Ann Kelleher 在 2022 年向 IEEE Spectrum 解釋的那樣，摩爾定律現(xiàn)在由一個(gè)稱為系統(tǒng)技術(shù)協(xié)同優(yōu)化 （STCO） 的概念支配。在STCO中，芯片的功能，如緩存、輸入/輸出和邏輯，被分離出來，并使用最好的制造技術(shù)來制造。然后，混合鍵合和其他先進(jìn)的封裝技術(shù)可以重新組裝它們，使它們像一塊硅一樣工作。但這只能通過高密度的連接來實(shí)現(xiàn)，這種連接可以在硅片之間穿梭位，幾乎沒有延遲或能耗。
混合粘接不是唯一使用的先進(jìn)封裝技術(shù)，但它提供了最高密度的垂直連接。根據(jù)Besi技術(shù)高級(jí)副總裁Chris Scanlan的說法，它主導(dǎo)了ECTC，約占所提出研究的五分之一，他的工具是幾項(xiàng)突破的幕后推手。

“很難說極限是什么。事情進(jìn)展得非?？??！狫EAN-CHARLES SOURIAU，CEA LETI

在混合鍵合中，銅焊盤構(gòu)造在每個(gè)芯片的頂面。銅被絕緣層包圍，通常是氧化硅，焊盤本身從絕緣層表面略微凹陷。氧化物經(jīng)過化學(xué)改性后，將兩個(gè)芯片面對(duì)面壓在一起，使凹陷的焊盤與每個(gè)芯片對(duì)齊。然后慢慢加熱這個(gè)三明治，使銅在間隙中膨脹，連接兩個(gè)芯片。
混合鍵合可以將一種尺寸的單個(gè)芯片連接到裝滿更大尺寸芯片的晶圓上，也可以用于將兩個(gè)相同尺寸的完整晶圓粘合在一起。在一定程度上，由于它在相機(jī)芯片中的使用，后者比前者更成熟。例如，Imec報(bào)道了一些有史以來最密集的晶圓對(duì)晶圓（WoW）鍵，鍵與鍵之間的距離（或間距）僅為400納米。同一研究中心為晶圓芯片 （CoW） 場景管理了 2 微米間距。（如今的商用芯片的連接間隔約為 9 μm。

 混合鍵合首先在芯片頂部形成凹陷的銅焊盤。當(dāng)兩個(gè)芯片壓在一起時(shí)，周圍的氧化物介電鍵[中間]。退火使銅膨脹以形成導(dǎo)電連接[底部]。
“有了可用的設(shè)備，將晶圓與晶圓對(duì)齊比將芯片與晶圓對(duì)齊更容易。大多數(shù)微電子工藝都是為[全]晶圓制造的，“法國研究機(jī)構(gòu)CEA Leti集成和封裝科學(xué)負(fù)責(zé)人Jean-Charles Souriau說。然而，晶圓上的芯片（或晶圓到晶圓）在AMD的Epyc系列等高端處理器中引起了轟動(dòng)，該技術(shù)用于在其先進(jìn)的CPU和AI加速器中組裝計(jì)算內(nèi)核和緩存。
在推動(dòng)這兩種情況越來越緊密的間距時(shí)，研究人員專注于使表面略微平坦，使結(jié)合晶圓更好地粘在一起，并減少整個(gè)過程的時(shí)間和復(fù)雜性。做對(duì)了可能最終意味著在芯片設(shè)計(jì)方式上實(shí)現(xiàn)一場革命。
魔獸世界，這些都是一些緊張的音調(diào)
晶圓對(duì)晶圓 （WoW） 研究報(bào)告了最緊密的間距（500 nm 到 360 nm），所有這些都在一件事上花費(fèi)了大量精力：平坦度。為了以 100 納米級(jí)的精度將兩個(gè)晶圓綁合在一起，整個(gè)晶圓必須幾乎完全平坦。如果它彎曲或翹曲，材料的整個(gè)部分將無法連接。
展平晶圓是稱為化學(xué)機(jī)械平坦化（CMP）的過程的工作。一般來說，這是芯片制造的關(guān)鍵，特別是對(duì)于在晶體管上方產(chǎn)生互連層的工藝部分。
“CMP 是我們必須控制的混合鍵合的關(guān)鍵參數(shù)，”Souriau 說。本周在ECTC上公布的結(jié)果將CMP提升到了另一個(gè)層次，不僅在晶圓上變平，而且在銅焊盤之間的絕緣層上減少了納米的圓度，以確保更好的連接。
其他研究的重點(diǎn)是通過試驗(yàn)不同的表面材料（如碳氮化硅而不是氧化硅）或使用不同的方案來化學(xué)活化表面，確保這些扁平的部件足夠牢固地粘在一起。最初，當(dāng)晶圓或芯片被壓在一起時(shí)，它們以相對(duì)較弱的氫鍵固定到位，并且關(guān)注的是確保鍵合和后續(xù)步驟之間的一切都保持在原位。然后緩慢加熱結(jié)合的晶圓和芯片（稱為退火的過程）以形成更強(qiáng)的化學(xué)鍵。這些紐帶有多牢固，以及如何弄清楚這一點(diǎn)，是ECTC大量研究的主題。
最終的粘結(jié)強(qiáng)度的一部分也將來自銅連接。退火步驟使銅在間隙上膨脹，形成導(dǎo)電橋?？刂撇罹嗟拇笮∈顷P(guān)鍵，三星的Seung Ho Hahn解釋說。間隙太大，銅將無法連接。太少，它會(huì)將晶圓推開。這是一個(gè)納米的問題，哈恩報(bào)告了對(duì)一種新的化學(xué)過程的研究，該過程希望通過一次蝕刻一個(gè)原子層來使其恰到好處。
連接的質(zhì)量也很重要。即使在銅膨脹之后，大多數(shù)方案表明金屬的晶界不會(huì)從一側(cè)交叉到另一側(cè)。這種交叉會(huì)降低連接的電阻，并應(yīng)提高其可靠性。日本東北大學(xué)的研究人員報(bào)告了一種新的冶金方案，該方案最終可以產(chǎn)生跨越邊界的大塊單粒銅?！斑@是一個(gè)巨大的變化，”東北大學(xué)（Tohoku University）副教授福島孝文（Takafumi Fukushima）說。“我們現(xiàn)在正在分析其背后的原因。

“我認(rèn)為使用這項(xiàng)技術(shù)可以制作 20 層以上的堆棧?！薄狧YEONMIN LEE，三星

其他實(shí)驗(yàn)的重點(diǎn)是簡化混合鍵合過程。一些公司試圖降低形成鍵所需的退火溫度（通常在300°C左右），其動(dòng)機(jī)是有可能降低因長時(shí)間加熱而損壞芯片的任何風(fēng)險(xiǎn)。應(yīng)用材料公司的研究人員展示了一種從根本上減少退火所需時(shí)間的方法的進(jìn)展——從幾小時(shí)縮短到僅 5 分鐘。
在該領(lǐng)域表現(xiàn)出色的玩家
晶圓上的芯片（CoW）混合鍵合目前對(duì)行業(yè)更有用：它允許芯片制造商將不同尺寸的小芯片堆疊在一起，并在每個(gè)芯片綁定到另一個(gè)芯片之前對(duì)其進(jìn)行測(cè)試，確保他們不會(huì)用一個(gè)有缺陷的部件致命地注定昂貴的CPU。
但 CoW 帶來了 WoW 的所有困難，而緩解這些困難的選擇更少。例如，CMP旨在壓平晶圓，而不是單個(gè)芯片。一旦芯片從源晶圓上切割下來并經(jīng)過測(cè)試，就很難提高它們的粘合準(zhǔn)備程度。
盡管如此，英特爾報(bào)告了間距為 3 μm 的 CoW 混合鍵合，而 Imec 管理了 2 μm，主要是通過使轉(zhuǎn)移的芯片非常平坦，同時(shí)它們?nèi)匀桓街诰A上，并保持它們更加清潔。兩個(gè)小組的努力都使用等離子蝕刻來切割模具，而不是使用專用刀片的通常方法。等離子體不會(huì)導(dǎo)致邊緣碎裂，從而產(chǎn)生干擾連接的碎屑。它還允許Imec小組對(duì)模具進(jìn)行成型，制造倒角，以減輕可能破壞連接的機(jī)械應(yīng)力。
幾位研究人員告訴IEEE Spectrum，CoW混合鍵合對(duì)于高帶寬存儲(chǔ)器（HBM）的未來至關(guān)重要。HBM 是控制邏輯芯片頂部的一堆 DRAM 芯片，目前有 8 到 12 個(gè)芯片高。HBM 通常與高端 GPU 放在同一個(gè)軟件包中，對(duì)于提供運(yùn)行 ChatGPT 等大型語言模型所需的海嘯數(shù)據(jù)至關(guān)重要。今天，HBM 模具使用所謂的微凸塊技術(shù)進(jìn)行堆疊，其中每層之間的微小焊料球被有機(jī)填料包圍。
但隨著人工智能進(jìn)一步推動(dòng)內(nèi)存需求，DRAM 制造商希望在 HBM 芯片中實(shí)現(xiàn) 20 層或更多層。然而，微凸起占用的體積意味著這些堆棧很快就會(huì)太高，無法放入帶有 GPU 的封裝中?；旌湘I合不僅會(huì)縮小HBM的高度，還應(yīng)該更容易從封裝中去除多余的熱量，因?yàn)槠鋵又g的熱阻較小。

200納米的魔獸世界間距不僅是可能的，而且是可取的。

在 ECTC 上，三星工程師展示了混合鍵合方案可以制造 16 層 HBM 堆棧?！拔艺J(rèn)為使用這項(xiàng)技術(shù)可以制造20層以上的堆棧，”三星高級(jí)工程師Hyeonmin Lee說。
其他新的 CoW 技術(shù)可以幫助將混合綁定引入高帶寬內(nèi)存。Souriau說，雖然他們沒有在ECTC上展示這方面的研究，但CEA Leti的研究人員正在研究所謂的自對(duì)準(zhǔn)技術(shù)。這將有助于確保使用化學(xué)工藝的 CoW 連接。每個(gè)表面的某些部分將變得疏水，一些部分將變得親水，從而使表面自動(dòng)滑入到位。
在ECTC上，東北大學(xué)和雅馬哈機(jī)器人公司的研究人員報(bào)告了類似方案的工作，利用水的表面張力將實(shí)驗(yàn)DRAM芯片上的5μm焊盤對(duì)齊，精度優(yōu)于50納米。
混合鍵合能走多遠(yuǎn)？
幾乎可以肯定的是，研究人員將繼續(xù)推動(dòng)混合鍵合連接的推銷。200納米的WoW間距不僅是可能的，而且是可取的，臺(tái)積電（Taiwan Semiconductor Manufacturing Co.）探路系統(tǒng)項(xiàng)目經(jīng)理Han-Jong Chia告訴ECTC的工程師。臺(tái)積電計(jì)劃在兩年內(nèi)推出一種稱為背面供電的技術(shù)。（英特爾計(jì)劃在今年年底推出。這項(xiàng)技術(shù)將芯片笨重的供電互連置于硅之下，而不是硅之上。臺(tái)積電研究人員計(jì)算，有了這些，最上面的互連層可以更好地連接到較小的混合鍵合焊盤。使用 200 nm 焊盤的背面供電將大大降低 3D 連接的電容，從而使能效和信號(hào)延遲的乘積是 400 nm 焊盤的 9 倍。
Chia建議，在未來的某個(gè)時(shí)候，如果鍵距進(jìn)一步縮小，那么“折疊”電路塊可能會(huì)變得切實(shí)可行，以便將它們構(gòu)建在兩個(gè)晶圓上。這樣一來，垂直路徑可能會(huì)使模塊內(nèi)一些較長的連接變得更短，從而可能加快計(jì)算速度并降低功耗。
而混合鍵合可能不僅限于硅。“今天，硅-硅晶圓有很多發(fā)展，但我們也在尋求氮化鎵與硅晶圓和玻璃晶圓之間的混合鍵合......一切，“CEA Leti 的 Souriau 說。他的組織甚至提出了關(guān)于量子計(jì)算芯片混合鍵合的研究，該研究涉及對(duì)準(zhǔn)和結(jié)合超導(dǎo)鈮而不是銅。
“很難說極限是什么，”Souriau說?！笆虑檫M(jìn)展得非常快?！?br/>