DRAM掀起新一輪熱潮，封裝技術(shù)發(fā)揮關(guān)鍵作用

處理器，無論是 CPU、GPU、FPGA，還是 NPU，要想正常運行，都離不開 RAM，特別是 DRAM（動態(tài)隨機存取存儲器），它已經(jīng)成為各種系統(tǒng)（PC，手機，數(shù)據(jù)中心等）中內(nèi)存的代名詞。

根據(jù)應(yīng)用不同，系統(tǒng)對芯片面積和功耗有不同要求，因此，DRAM 被分成標準 DDR（雙倍數(shù)據(jù)速率）、LPDDR、GDDR 等，當(dāng)然，主要就是這三類。其中，DDR 是相對于 SDR（單數(shù)據(jù)速率）而言的，將 I/O 時鐘加倍了，主要為 PC 和數(shù)據(jù)中心的 CPU 服務(wù)，目前已經(jīng)發(fā)展到 DDR5；LPDDR 是低功耗的 DDR，主要用于手機等便攜式設(shè)備；GDDR 則是 GPU 專用 DRAM。

在高性能計算（HPC）和 AI 發(fā)展如火如荼的當(dāng)下，一個很大的瓶頸就是處理器與 DRAM 之間的通信速度，越來越跟不上應(yīng)用需求的前進腳步。對此，人們想出了多種方法，以提升通信帶寬，如不斷提升 DRAM 本身的接口性能，以及存算一體等，但從實際應(yīng)用情況來看，只提升接口性能是不夠用的，而存算一體短期內(nèi)還無法實現(xiàn)。在這種情況下，推出更好的 DRAM 與 CPU、GPU 等處理器的結(jié)合形式，也就是不斷讓封裝技術(shù)進步，成為了業(yè)界提升通信帶寬的普遍共識。

DRAM 的常用封裝技術(shù)

DRAM 封裝技術(shù)幾經(jīng)變遷，從雙列直插封裝 DIP、J 型引腳小外形封裝 SOJ、薄型小尺寸封裝 TSOP、底部引線塑料封裝 BLP、焊球陣列封裝 BGA（F-BGA、W-BGA），發(fā)展到芯片級封裝 CSP、堆疊封裝等高性能封裝方式。在成本允許的條件下，可盡量采用先進的封裝技術(shù)，以提升 DRAM 性能。

目前，堆疊封裝技術(shù)，特別是系統(tǒng)級封裝（SiP），可以在有限的空間內(nèi)成倍提高存儲器容量，或?qū)崿F(xiàn)電子設(shè)計功能，解決空間、互連受限等問題。此外，由于封裝設(shè)計的變化，引線鍵合封裝因具有靈活性、可靠性和低成本的優(yōu)點而備受青睞。倒裝（Flip Chip，F(xiàn)C）芯片于 2016 年開始進軍 DRAM 封裝，由于高帶寬需求的推動，倒裝芯片在 PC、服務(wù)器中的采用率不斷增加。目前，系統(tǒng)對高帶寬、高性能、低延遲的綜合要求很高，硅通孔（TSV）很適合高帶寬內(nèi)存封裝需求。

在便攜式電子設(shè)備應(yīng)用中（如手機），DRAM 的封裝尺寸會直接影響到產(chǎn)品的體積大小，所以，封裝技術(shù)要向輕、薄、短、小方向發(fā)展。

不同應(yīng)用的產(chǎn)品尺寸、性能、形態(tài)等存在差異，采用的封裝形式也不同。其中，移動終端 DRAM（LPDDR）多以 WB-FBGA 為主，PC 和服務(wù)器用的標準型 DDR 則以 FBGA、FC 為主。

以 DDR 為例，F(xiàn)BGA 線長較短，信號傳輸好且成本較低，曾經(jīng)被三星、SK 海力士和美光等主流廠商廣泛采用，隨著內(nèi)存條產(chǎn)品發(fā)展到 DDR4，三星、SK 海力士的很多產(chǎn)品開始轉(zhuǎn)向 FC 封裝，其傳輸路徑更短，電性能表現(xiàn)更好。盡管 FC 的成本比 FBGA 高，但得益于規(guī)模效應(yīng)，兩者成本基本持平?，F(xiàn)在的高端產(chǎn)品，如 DDR5，性能要求很高，目前多采用 TSV 堆疊封裝。TSV 采用縱向穿越結(jié)構(gòu)，通過導(dǎo)線將不同層的芯片相互連接起來，這種連接方式不僅提供了更高的信號帶寬，還減少了電阻和電感，提高了芯片的整體性能。通過 TSV 把多芯片的 I/O 連接，同時實現(xiàn)多芯片堆疊來擴容并實現(xiàn)更小的信號損失。

LPDDR 與處理器緊密集成在一起，或者焊接在主板上，靠近 CPU，或者直接在處理器（在這種情況下，通常是 SoC）的頂部以 package-on-package 封裝的形式出現(xiàn)，這種形式越來越常見。緊密的集成可減少將內(nèi)存連接到處理器的長導(dǎo)線中的電阻，從而降低功耗。

總體來看，引線鍵合是主要的封裝方法，廣泛應(yīng)用于移動存儲器，其次是倒裝芯片封裝，其在 DRAM 市場不斷拓展。

HBM 帶動封裝技術(shù)再創(chuàng)新

目前，AI 服務(wù)器對 HBM（高帶寬內(nèi)存）的需求量越來越大，因為 HBM 大大縮短了走線距離，從而大幅提升了 AI 處理器運算速度。

HBM 經(jīng)歷了幾代產(chǎn)品，包括 HBM、HBM2、HBM2e 和 HMB3，最新的 HBM3e 剛出樣品。HBM 是一種應(yīng)用于 CPU 和 GPU 的新型內(nèi)存，它將多個 DDR 芯片堆疊在一起后和 GPU 封裝在一起，主要通過 TSV 技術(shù)進行芯片堆疊，通過貫通所有芯片層的柱狀通道傳輸信號、指令和電流，以增加吞吐量并克服單一封裝內(nèi)帶寬的限制，實現(xiàn)了大容量、高帶寬的 DDR 組合陣列。HBM3 帶寬可以達到 819GB/s。

目前，全球三大存儲芯片廠商都在開發(fā) HBM 技術(shù)和產(chǎn)品，其中，三星和 SK 海力士已經(jīng)量產(chǎn)了 HBM3，主要用于英偉達的 H100、H800 和 AMD 的 MI300 系列 GPU，三星預(yù)計于 2024 年第一季度送樣 HBM3e，下半年量產(chǎn)，SK 海力士則于近期給英偉達送去了 HBM3e 樣品，其最新的 GPU 芯片 H200 已經(jīng)標配了 HBM3e。美光（Micron）則相對落后，該公司選擇跳過 HBM3，直接開發(fā) HBM3e。

傳統(tǒng)封裝技術(shù)已經(jīng)難以滿足 HBM 的需求，而臺積電的 CoWoS（chip-on-wafer-on-substrate）封裝則是較為理想的方案。

CoWoS 是一種集成邏輯和 HBM 芯片的 2.5D 封裝技術(shù)，在這種封裝中，處理器和 HBM 在硅中介層上并排鍵合，以形成具有細間距和器件之間高密度互連布線的晶圓上芯片（CoW）。每個 HBM 都由帶有微凸塊的 DRAM 和一個帶有 TSV 的邏輯基座組成，然后完成在基板上具有較大凸塊的 TSV 中介層的組裝。

多年來，CoWoS 一直在追求不斷增加硅中介層尺寸，以支持封裝中的處理器和 HBM 堆棧。目前，CoW 是倒裝芯片鍵合最常用的組裝方法，它采用了一種稱為混合鍵合方法的無凹凸技術(shù)。

CoWoS 產(chǎn)能不足是近期 AI 芯片出貨量的主要瓶頸，以臺積電為代表的廠商正在擴充相關(guān)產(chǎn)能，以滿足市場需求。

先進封裝大戰(zhàn)

臺積電在 2011 年就開始布局 CoWoS 了，并陸續(xù)獲得多個客戶訂單，但由于報價昂貴，加上相應(yīng)的需求有限，因此，前些年的產(chǎn)能沒有明顯增加，但是，進入 2023 年以來，特別是 AIGC 需求爆發(fā)，臺積電開始大幅擴建 CoWoS 產(chǎn)線。

目前，除了臺積電，英特爾、三星等芯片制造大廠也在加大先進封裝投入力度。

英特爾方面，預(yù)計該公司最新先進封裝服務(wù)將在 2026 年投入量產(chǎn)。不同于其它競爭對手主要采用硅制程的中間層技術(shù)，英特爾選擇用玻璃基板，其成本會相對較高，業(yè)界采用該方案的廠商較少。

對于趕超臺積電 HBM 先進封裝技術(shù)最為積極的是三星。

2021 年，三星推出了 2.5D 封裝技術(shù) H-Cube。今年 9 月，據(jù) Etnews 報道，為了追上臺積電 AI 芯片的先進封裝，三星將推出名為 FO-PLP 的 2.5D 封裝技術(shù)。據(jù)悉，F(xiàn)O-PLP 可將處理器和 HBM 整合到硅中介層。

據(jù)悉，F(xiàn)O-PLP 的基板是方形，而臺積電的 CoWoS 是圓形基板，F(xiàn)O-PLP 不會有邊緣基板損耗問題，但由于要將芯片由晶圓移植到方形基板，其作業(yè)較為復(fù)雜。

近期，三星還推出了最新的封裝技術(shù) SAINT，包括 SAINT S（垂直堆疊內(nèi)存和 CPU），SAINT D（用于 CPU、GPU 和內(nèi)存的垂直封裝），SAINT L（用于堆疊應(yīng)用處理器）。

消息人士稱，SAINT S 已經(jīng)通過了驗證測試，在與客戶進行進一步測試后，三星將于 2024 年推出相應(yīng)的商業(yè)服務(wù)。

最近，三星 HBM3 及其封裝服務(wù)通過了 AMD 的質(zhì)量測試，后者計劃將這些芯片和服務(wù)用于其最新的 GPU 芯片 Instinct MI300X。

此前，AMD 曾考慮使用臺積電的封裝服務(wù)，但由于后者的 CoWoS 產(chǎn)能嚴重供不應(yīng)求，AMD 不得不改變計劃。

據(jù)韓國消息人士透露，三星還在與英偉達進行 HBM3 芯片技術(shù)驗證，并提供封裝服務(wù)。一旦工作完成，預(yù)計三星將負責(zé)英偉達 H100 與 HBM3 的封裝，據(jù)悉，這兩家公司簽署了一項服務(wù)和供應(yīng)協(xié)議。

今年 6 月，三星成立了多芯片集成聯(lián)盟，目的是與存儲芯片公司、外包半導(dǎo)體封裝和測試公司（OSAT），以及芯片設(shè)計公司共同推進封裝技術(shù)。

在先進封裝技術(shù)研發(fā)方面，沒有芯片工廠的 AMD 也是不遺余力，特別是在 HBM 和 GPU、CPU 封裝方面。

在 ISSCC 2023 國際固態(tài)電路大會上，AMD 提出了多種新的封裝設(shè)想，其中之一是在服務(wù)器 CPU 模塊內(nèi)部，直接堆疊內(nèi)存，而且是多層堆疊。一種方式是將 CPU 模塊和內(nèi)存模塊并排封裝在硅中介層上，另一種方式是在計算模塊上方直接堆疊內(nèi)存，有點像手機 SoC。

AMD 表示，這種設(shè)計可以讓計算核心以更短的距離、更高的帶寬、更低的延遲訪問內(nèi)存，還能降低功耗。

如果堆疊內(nèi)存容量足夠大，主板上的 DIMM 插槽都可以省了。

AMD 甚至考慮在 Instinct 系列 GPU 已經(jīng)整合封裝 HBM 的基礎(chǔ)上，繼續(xù)堆疊 DRAM，但只有一層，容量不會太大。這樣做的最大好處是一些關(guān)鍵算法可以直接在此 DRAM 內(nèi)執(zhí)行，不必在 CPU 和獨立內(nèi)存之間往復(fù)通信，從而提升性能、降低功耗。

AMD 還設(shè)想在 2D/2.5D/3D 封裝內(nèi)部，集成更多模塊，包括內(nèi)存、統(tǒng)一封裝光網(wǎng)絡(luò)通道物理層、特定域加速器等，并引入高速標準化的芯片間接口通道（UCIe）。

結(jié)語

3D 封裝是未來發(fā)展方向，這種多層結(jié)構(gòu)有很多優(yōu)點：一、它通過增加芯片層次和連接方式，實現(xiàn)了更高的芯片集成度和功能密度；二、多層堆疊結(jié)構(gòu)減小了整個芯片的體積，使得電子設(shè)備變得更加輕薄便攜；三、多層堆疊提供了更高的性能和效率，可進一步優(yōu)化電子設(shè)備的處理速度和能耗。

HBM 所涉及的封裝已經(jīng)是當(dāng)下最先進的內(nèi)存封裝技術(shù)了，不過，技術(shù)進步的腳步一直沒有停歇，在擴充現(xiàn)有先進技術(shù)產(chǎn)線的基礎(chǔ)上，各大廠商還在研發(fā)更具前瞻性的技術(shù)。

據(jù)悉，三星電子先進封裝（AVP）事業(yè)組正在研發(fā)新一代內(nèi)存技術(shù)「Cache DRAM」，目標是在 2025 年開始量產(chǎn)。與 HBM 相比，Cache DRAM 功耗效率可改善 60%，延遲將減少 50%。

封裝技術(shù)方面，Cache DRAM 與 HBM 也有很大區(qū)別，HBM 是水平連接至 GPU，Cache DRAM 則是與 GPU 垂直連接。

當(dāng)然，不止三星，英特爾、臺積電、日月光等大廠都在開發(fā)新的內(nèi)存封裝技術(shù)，但具體情況還不得而知。

在研發(fā)先進封裝技術(shù)的道路上，需要解決的難題也很多，例如，隨著堆疊層數(shù)的增加，熱量的管理問題越來越凸出，因為在緊密堆疊的芯片中，熱量散發(fā)變得更加困難。對此，科學(xué)家們正在不斷尋找解決方案，以保持芯片高性能工作狀態(tài)的穩(wěn)定性和可靠性。