高動(dòng)態(tài)范圍的電容測(cè)量電路

摘要：本文介紹了一款電容檢測(cè)電路(CDC)，其中給出了一種基于電荷轉(zhuǎn)移型AFE，在寬待測(cè)電容范圍下針對(duì)不同大小的電容進(jìn)行粗測(cè)和細(xì)測(cè)兩次測(cè)量以獲得最佳測(cè)量值的粗細(xì)測(cè)逼近型AFE，并為此設(shè)計(jì)了一種結(jié)構(gòu)簡(jiǎn)單有效的控制時(shí)序以及對(duì)應(yīng)的邏輯電路和針對(duì)獲得的ADC輸出值設(shè)計(jì)的可編程除2電路。同時(shí)，為了將AFE和ADC隔離開(kāi)來(lái)，提出了AFE和ADC的匹配中間級(jí)結(jié)構(gòu)（高精度跟隨器）。

0   引言

電容數(shù)字轉(zhuǎn)換器是專(zhuān)為激勵(lì)電容式觸摸傳感器設(shè)計(jì),具有低功耗、高集成度、高精度測(cè)量的特點(diǎn),已成為消費(fèi)電子領(lǐng)域中電容傳感器應(yīng)用的主流產(chǎn)品。隨著的工藝和技術(shù)的不斷發(fā)展，電容的大小在不斷減小，這令對(duì)電容的檢測(cè)產(chǎn)生了一定的難度，基于這樣的現(xiàn)狀，我們?cè)O(shè)計(jì)了一款具有轉(zhuǎn)換精度高(轉(zhuǎn)換有效位數(shù)為11-bits)，電容檢測(cè)范圍(電容檢測(cè)為1 fF~2 pF)寬，電容速率為400 μs的電容檢測(cè)電路(CDC)。

1   系統(tǒng)整體設(shè)計(jì)

本設(shè)計(jì)的頂層電路如圖1所示，為本作品CDC總體框架結(jié)構(gòu)，片內(nèi)產(chǎn)生基準(zhǔn)和時(shí)鐘，主干結(jié)構(gòu)為AFE和ADC，進(jìn)行輸入電容至數(shù)字量的轉(zhuǎn)換后，由輸出寄存器進(jìn)行簡(jiǎn)單的DSP，然后輸出數(shù)字量至片外。

圖1 CDC系統(tǒng)頂層電路（*標(biāo)記的寄生電容補(bǔ)償電路僅停留在前仿/原理驗(yàn)證階段）

2   高速電荷轉(zhuǎn)移型-粗細(xì)測(cè)AFE設(shè)計(jì)

2.1 AFE整體電路介紹

圖2 電路原理圖

本文提出的電路是一種將微弱電容值轉(zhuǎn)換為數(shù)字量的集成電容測(cè)量電路，該電路是基于電荷守恒提出的電容測(cè)量原理如圖2所示，其創(chuàng)新處在于控制時(shí)序、模擬前級(jí)電路結(jié)構(gòu)、以及控制算法。

該電路由模擬前級(jí)電路（AFE）、ADC、輸出移位寄存器和控制邏輯電路四個(gè)部分組成，模擬前級(jí)電路用于將輸入的待測(cè)電容的電容值線(xiàn)性對(duì)應(yīng)地轉(zhuǎn)換成一個(gè)可供ADC測(cè)量的電壓值，其由若干個(gè)電容、運(yùn)放、MOS管、電壓跟隨器、反相器、以及MOS管開(kāi)關(guān)組成。

其中，所用到的運(yùn)放是一個(gè)低失調(diào)電壓的一級(jí)運(yùn)放，Coffset是一個(gè)用于在校正過(guò)程中存儲(chǔ)運(yùn)放的輸出失調(diào)電壓的皮法電容，Vref是外部引入的參考電壓，Cy是用于收集電荷的電容。電壓跟隨器采用一級(jí)或二級(jí)結(jié)構(gòu)，用于隔離ADC和AFE，并提供阻抗匹配。

模擬前級(jí)電路中心的電流鏡結(jié)構(gòu)采用1:1的寬長(zhǎng)比，用于將流過(guò)左端補(bǔ)給至Cx的電荷復(fù)制到右端的Cy，電流鏡右端為2個(gè)相同結(jié)構(gòu)的電路并聯(lián)，不同之處在于反相器的輸入為A[0]至A[M-1]. A[M-1:0]是由控制邏輯電路產(chǎn)生的，用于控制流入到Cy的電荷的增益倍數(shù)，是一個(gè)2位的數(shù)字信號(hào)。

整個(gè)電路一共用到7個(gè)開(kāi)關(guān)，其中S3控制的是片外的任意形式開(kāi)關(guān)，剩余的6個(gè)開(kāi)關(guān)為片內(nèi)的MOS管開(kāi)關(guān)，它們的作用簡(jiǎn)述如下：

S1：控制模擬前級(jí)電路電路初始化

S2：連通片外與片內(nèi)電路的控制信號(hào)

S3：控制片外待測(cè)電容Cx是否接入

       模擬前級(jí)電路左方框內(nèi)的電容Cx是片外的待測(cè)電容，S3是一個(gè)受控與控制邏輯的開(kāi)關(guān)，Cpara是片內(nèi)外Pad的寄生電容。

2.2 粗細(xì)測(cè)時(shí)序設(shè)計(jì)介紹

圖3 開(kāi)關(guān)狀態(tài)圖：(a)初始態(tài) (b)就緒態(tài) (c)接入待測(cè)電容 (d)調(diào)整增益檔位

AFE運(yùn)行時(shí)需要頻繁地進(jìn)行開(kāi)關(guān)切換，可總結(jié)為以下4個(gè)步驟，4個(gè)步驟對(duì)應(yīng)的開(kāi)關(guān)狀態(tài)如圖圖3(a)(b)(c)(d)所示。以下參照時(shí)序圖和電路原理圖給出各個(gè)時(shí)間點(diǎn)電路進(jìn)行的動(dòng)作。

T0：將A設(shè)為(11)2，開(kāi)始進(jìn)行電容值測(cè)量。  

T1：電路初始化，運(yùn)放同相輸入端的反饋環(huán)路斷開(kāi)、反相輸入端的反饋環(huán)路接通，運(yùn)放的失調(diào)電壓Voffset被保存至Coffset，Cy被初始為Vref，ADC的反相輸入端持續(xù)采集接入待測(cè)電容之前的AFE輸出電壓。

T2：將芯片的測(cè)量引腳導(dǎo)通，斷開(kāi)用于初始化的開(kāi)關(guān)，此時(shí)運(yùn)放的反相輸入電壓為Voffset，抵消了運(yùn)放的失調(diào)電壓。同時(shí)將寄生在Pad和外部連線(xiàn)的等效寄生電容充電至Vref。

T3:斷開(kāi)ADC的反相輸入端，此時(shí)已經(jīng)將接入待測(cè)電容前的AFE輸出電壓保存到ADC的反相輸入端，記為VN。

T4：接入待測(cè)電容，運(yùn)放的同相輸入端被拉低，控制推挽級(jí)補(bǔ)充電荷。同時(shí)，電流鏡將M倍的電荷注入到Cy，等待電路穩(wěn)定后，Cy的上極板電壓VP被保存到ADC的同相輸入端，ADC開(kāi)始轉(zhuǎn)換VP-VN的值。

T5：第一次采集完成，ADC的輸出值為D1，假設(shè)ADC的最大輸出值為Dmax，如果D1＞Dmax/2，則A變?yōu)椋?1）。如果D1＜Dmax/2，則A不變。

T6：再進(jìn)行一次T1至T4，獲得ADC第二次的輸出D2，將D2送入輸出移位寄存器，并將D2進(jìn)行重復(fù)左移1位運(yùn)算，重復(fù)右移M次，獲得實(shí)際的測(cè)量值。

2.3 AFE與SAR ADC的匹配中間級(jí)設(shè)計(jì)（高精度跟隨器）

由于本設(shè)計(jì)采用電荷轉(zhuǎn)移型AFE，其原理是用一個(gè)小的待測(cè)電容收集電荷。因此不能直接將AFE接入DAC，給電容陣列充放電。因此，需要設(shè)計(jì)一個(gè)跟隨器來(lái)做AFE和ADC之間的隔離。普通的跟隨器誤差遠(yuǎn)遠(yuǎn)超過(guò)1LSB，為此，高精度跟隨器在本設(shè)計(jì)中被提出。

如圖3通過(guò)使用套筒型折疊共柵運(yùn)放作為第一級(jí)來(lái)提高增益，同時(shí)，運(yùn)放的輸出級(jí)接形成推挽結(jié)構(gòu)的連個(gè)mos管，提高擺率的同時(shí)提高其驅(qū)動(dòng)能力。此外，將電路接成負(fù)反饋，實(shí)現(xiàn)單位增益，從而實(shí)現(xiàn)輸入輸出的跟隨。

圖3 高精度跟隨器結(jié)構(gòu)

2.4 AFE仿真測(cè)試結(jié)果

圖4.1所示是AFE在增益為2時(shí)，輸入電容從0到1 pF的掃描結(jié)果， 可以看出輸入電容在0~1 pF范圍內(nèi)，輸出電壓的線(xiàn)性度較好，根據(jù)Excel的線(xiàn)性擬合工具可知，輸入輸出之間的表達(dá)式為：

Vout = 0.000 5 Cx - 0.001 3

R2 = 1

另外，在增益為2時(shí)，1 fF對(duì)應(yīng)0.5 mV的電壓輸出。

根據(jù)圖4(a)所示的掃描結(jié)果，計(jì)算與理想輸入輸出表達(dá)式（Vout = 0.000 5 Cx）之間的誤差可得圖4(b)的誤差散點(diǎn)圖，可以發(fā)現(xiàn)，按照賽題要求的1 fF / 1 LSB精度，本設(shè)計(jì)的AFE可以100%滿(mǎn)足，且99.5%以上的待測(cè)電容測(cè)量誤差小于0.5 LSB，給后續(xù)的設(shè)計(jì)留足了余量。

將測(cè)試數(shù)據(jù)統(tǒng)計(jì)如表1所示。

(a)待測(cè)電容1000點(diǎn)掃描結(jié)果 (b) 誤差測(cè)試結(jié)果

圖4 仿真測(cè)試結(jié)果圖

3   芯片仿真結(jié)果總結(jié)

3.1版圖總體設(shè)計(jì)

高動(dòng)態(tài)范圍的電容檢測(cè)電路CDC內(nèi)部集成了前端AFE模塊，ADC模塊，還有數(shù)字控制邏輯等模塊，把電容量轉(zhuǎn)成電壓量再通過(guò)ADC模數(shù)轉(zhuǎn)換輸出數(shù)字量，這過(guò)程中涉及到數(shù)字信號(hào)與模擬信號(hào)的影響，數(shù)字控制部分與模擬部分之間會(huì)出現(xiàn)相互干擾引入噪聲，所以版圖設(shè)計(jì)過(guò)程中需要對(duì)電路進(jìn)行合理布局，降低模塊之間的串?dāng)_，提高系統(tǒng)穩(wěn)定性與適配性。

在進(jìn)行電路版圖設(shè)計(jì)尤其是數(shù)?；旌想娐钒鎴D設(shè)計(jì)的時(shí)候，要遵循布局布線(xiàn)的一些基本原則。

在布線(xiàn)原則中，需要滿(mǎn)足各層金屬的最小線(xiàn)寬與間距要求，同時(shí)關(guān)鍵信號(hào)盡量避免長(zhǎng)走線(xiàn)，同時(shí)避還要考慮天線(xiàn)效應(yīng)等問(wèn)題，連線(xiàn)的時(shí)候應(yīng)該每一層都選擇走相同方位的走線(xiàn)，層與層之間走線(xiàn)應(yīng)選擇交叉走線(xiàn)避免平行

在布局上，首先對(duì)于那些在電路中的處于等電位的 MOS 管的端口，要盡可能讓它們共用有源區(qū)部分，讓連線(xiàn)最短，并且要減少版圖的面積；對(duì)于數(shù)字電路部分與模擬電路部分要區(qū)分開(kāi)，并且可以加上隔離保護(hù)環(huán)，可以在電源上分開(kāi)數(shù)字部分與模擬部分，區(qū)分電源地與數(shù)字地。比如讓比較器，運(yùn)放等部分與和它們相關(guān)聯(lián)的偏置電路遠(yuǎn)離數(shù)字模塊，本次作品中采用了額外的LDO對(duì)比較器部分進(jìn)行供電，同時(shí)用保護(hù)環(huán)作為模塊進(jìn)行隔離操作。

本次版圖驗(yàn)證采用的是GF的0.18um工藝庫(kù)。如圖5.1所示，是版圖的總體布局規(guī)劃，主要以信號(hào)流為準(zhǔn)，從左邊AFE輸入，輸出信號(hào)接入右邊ADC進(jìn)行測(cè)量，ADC輸出通過(guò)左上方數(shù)字邏輯控制后從上端輸出結(jié)果。

版圖左邊端口CS為被測(cè)電容接入點(diǎn)；ES為External start為電容測(cè)試使能信號(hào)，高電平有效；Twice_Finsih為數(shù)據(jù)輸出有效信號(hào)，當(dāng)輸出為高電平時(shí)表示輸出數(shù)據(jù)有效；D0~D11為輸出數(shù)據(jù)位。整體版圖是由數(shù)字和模擬兩大部分組成，ADC位12位的SAR ADC，版圖將比較器與AFE等模擬部分電路放在左下角，與數(shù)字電路部分區(qū)分開(kāi)，右邊為電容陣列。

  圖5為整個(gè)CDC系統(tǒng)的版圖layout(布局)圖，芯片整體面積為760 μm×990 μm，ADC部分面積為560 μm ×800 μm，AFE模塊面積為90 μm × 155 μm，Control Logic(控制邏輯)部分面積為220 μm × 410 μm?？偣彩褂玫诫娙?36.38 pF，電阻1 210 kΩ。

圖5 版圖總覽

3.2 CDC參數(shù)掃描測(cè)量結(jié)果

圖6(a)為本次設(shè)計(jì)CDC輸入電容參數(shù)掃描結(jié)果。掃描范圍從1 fF~1 pF，掃描步進(jìn)為4 pF，圖中3條線(xiàn)分別對(duì)應(yīng)實(shí)際值，理想值與改進(jìn)值。

根據(jù)Excel提供的擬合工具，R2為1，線(xiàn)性度較好，與AFE的測(cè)試結(jié)果類(lèi)似，說(shuō)明后級(jí)并沒(méi)有引入誤差。

圖6 CDC參數(shù)掃描結(jié)果：(a) 輸入電容參數(shù)掃描結(jié)果 (b) 輸入電容參數(shù)掃描結(jié)果偏離理想值的情況

結(jié)果分析：首先，上述兩圖中改良前的結(jié)果與第4節(jié)中提到的AFE測(cè)試結(jié)果變化趨勢(shì)相同，即在整個(gè)量程內(nèi)只有1LSB以下的誤差；為了增大待測(cè)電容的測(cè)量范圍，配合展望中提出的補(bǔ)償電容方法，本文提出了多檔增益測(cè)量技術(shù)，并因此將CDC的測(cè)量范圍拓展到了2 pF，1 000 fF以下的誤差值控制至小于1LSB，而(1~ 2) pF范圍內(nèi)的誤差控制在了2LSB以?xún)?nèi)。

最終將本文設(shè)計(jì)的CDC性能指標(biāo)列出，如表2所示。

表2 本文所設(shè)計(jì)的CDC性能指標(biāo)

4   結(jié)語(yǔ)

本作品設(shè)計(jì)了高動(dòng)態(tài)范圍的電容測(cè)量電路，該電路實(shí)現(xiàn)在較大范圍內(nèi)對(duì)變化量較小的電容進(jìn)行檢測(cè)并且輸出的功能，且具有高精度的特性。在此基礎(chǔ)上對(duì)電容檢測(cè)電路的各個(gè)模塊及整體電路進(jìn)行了仿真測(cè)試、數(shù)據(jù)分析以及版圖設(shè)計(jì)。

本作品設(shè)計(jì)的電容檢測(cè)電路包括電荷轉(zhuǎn)移型AFE與SAR ADC。提出了多檔增益測(cè)量技術(shù)，并因此將待測(cè)電容在400 fF以下時(shí)檢測(cè)的誤差值控制至小于1LSB。該電荷轉(zhuǎn)移型AFE能實(shí)現(xiàn)在1 fF ~ 1 pF范圍內(nèi)的電容檢測(cè)。此外，設(shè)計(jì)了11位低功耗低速率 SAR ADC。SAR ADC的比較器應(yīng)用了失調(diào)電壓消除技術(shù)，將比較器失調(diào)電壓降低至1LSB以?xún)?nèi)，避免對(duì)ADC造成誤差。提出了高精度的跟隨器并將其應(yīng)用于AFE和ADC之間做為匹配中間級(jí)，該跟隨器能驅(qū)動(dòng)大電容并具有高精度的特性。

本作品的設(shè)計(jì)參數(shù)如下表所示：電容檢測(cè)電路能夠?qū)崿F(xiàn)從1 fF到1 pF的電容檢測(cè)并且滿(mǎn)足設(shè)計(jì)指標(biāo)。

參考文獻(xiàn)：

[1] 沈易. 新型混合結(jié)構(gòu)逐次逼近型CMOS模數(shù)轉(zhuǎn)換器關(guān)鍵技術(shù)研究[D].西安電子科技大學(xué),2019.

[2] 劉佳欣. 基于噪聲整形的高能效模數(shù)轉(zhuǎn)換器芯片關(guān)鍵技術(shù)研究[D].電子科技大學(xué),2018.

[3] LI B, et al.A High-Sensitivity Signal Conditioning Interface for Capacitive Touch Key Using ΔΣ Modulation.

[4] 胡云峰.用于SAR ADC的高能效電容陣列DAC研究[D].廣州:華南理工大學(xué),2017.

[5] 王浩.低功耗電荷重分配式CMOS逐次逼近型模數(shù)轉(zhuǎn)換器研究[D].西安:西安電子科技大學(xué),2016.

[6] 胡云峰,李斌,吳朝暉.應(yīng)用于SAR ADC的高能效電容陣列DAC[J].華南理工大學(xué)學(xué)報(bào)(自然科學(xué)版),2015,43(09):47-53+66.

[7] 梁宇華. 低功耗逐次逼近型CMOS模數(shù)轉(zhuǎn)換器的研究[D].西安電子科技大學(xué),2015.

附:賽后感想

1)報(bào)告、ppt寫(xiě)詳細(xì)很重要，前兩者是體現(xiàn)工作量的唯一方法。

2)拿獎(jiǎng)拼的是需求指標(biāo)，按照性能排名和獎(jiǎng)項(xiàng)分配確定獎(jiǎng)項(xiàng)。

3)想沖國(guó)獎(jiǎng)，一開(kāi)始就要將目標(biāo)定到解決全部需求，不能想著附加題沒(méi)什么人做。

4)賽前積累，類(lèi)似國(guó)電賽，在比賽之前要有積累，p管n管輸入的運(yùn)放都要有，高增益的、高帶寬的都要有，后仿必須解決。

5)團(tuán)隊(duì)合作，沒(méi)有團(tuán)隊(duì)合作=止步初賽，團(tuán)隊(duì)=1個(gè)項(xiàng)目組。

6)在解決工程學(xué)術(shù)問(wèn)題上，研究生和本科生差距較大，本科想拿獎(jiǎng)全靠項(xiàng)目組積累和低保。

7)比賽能拿到很多，能得到更多，非科班想入門(mén)，全靠項(xiàng)目積累經(jīng)驗(yàn)。

8)2021年：定目標(biāo)（國(guó)賽、省賽）→找論文找結(jié)構(gòu)，評(píng)估可行性(1個(gè)月以上)，每周開(kāi)會(huì)匯報(bào)，分享預(yù)研成果→原理圖和版圖同步進(jìn)行。

*基金項(xiàng)目：2019年國(guó)家級(jí)大學(xué)生創(chuàng)新訓(xùn)練項(xiàng)目（201911078019）;

獲得“第四屆全國(guó)大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽-艾為杯“全國(guó)二等獎(jiǎng)。

作者簡(jiǎn)介：麥偉健（1999—），男，主要從事模擬IC電路與人工智能交叉算法的學(xué)習(xí)。

（本文來(lái)源于《電子產(chǎn)品世界》2020年12月期）