利用更高效的 LVS 調(diào)試提高生產(chǎn)率

作者：時間：2021-01-28 來源：

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本文引用地址：http://2s4d.com/article/202101/422487.htm

版圖與電路圖比較 (LVS) 驗證是片上系統(tǒng) (SOC) 設計周期中集成電路 (IC) 驗證必不可少的組成部分，但鑒于當今高密度且層次化的版圖、不斷提高的電路復雜性以及錯綜復雜的晶圓代工廠規(guī)則，運行 LVS 可能是一項耗時且資源密集的工作。全芯片 LVS 運行不僅會將設計版圖與電路圖網(wǎng)表進行比較，而且通常還包含會增加 LVS 運行時間的其他驗證，例如電氣規(guī)則檢查 (ERC) 和短路隔離。

根據(jù)設計的復雜性，調(diào)試這些設計的 LVS 結果可能同樣具挑戰(zhàn)性且耗時，進而影響總周轉(zhuǎn)時間 (TAT) 和計劃的流片日程。解決電源接地網(wǎng)絡之間的短路問題既困難又耗時，不僅是因為在這些大型網(wǎng)絡中電源接地網(wǎng)格擴展到整個設計規(guī)模，還因為造成短路的原因可能有很多。同樣，要確定版圖和電路圖之間的比較差異可能很困難，因為造成差異的原因可能有很多，而且跟蹤高密度設計中的對應元素可能非常費時費力。如果設計人員想要在盡可能短的收斂時間內(nèi)為其高性能設計獲得無 LVS 錯誤的結果，實現(xiàn)有效且高效的 LVS 調(diào)試方法至關重要。

LVS 調(diào)試的挑戰(zhàn)

傳統(tǒng)上，LVS 流程主要包含兩個步驟：提取和電路比較。首先，使用器件提取和網(wǎng)絡連接提取功能從版圖中提取版圖網(wǎng)表。然后，將此提取的版圖網(wǎng)表與電路圖網(wǎng)表進行比較。任一步驟中發(fā)現(xiàn)錯誤，都可能導致調(diào)試時間延長。

由于同一網(wǎng)絡被分配多個文本名稱，因此可能會出現(xiàn)文本短路 (texted short)，導致連接提取期間提取錯誤的網(wǎng)絡名稱。帶文本網(wǎng)絡之間的短路是提取階段設計人員面臨的主要調(diào)試問題之一。調(diào)試這些短路可能很棘手，因為造成短路的原因多種多樣，并且短路可能跨越多個設計層次結構。大型網(wǎng)絡（例如電源和接地網(wǎng)絡）常常在整個版圖區(qū)域中擴展，包含許多多邊形并跨越多個層次結構，從而使得短路的電源接地網(wǎng)絡難以調(diào)試。

將提取的版圖網(wǎng)表與源網(wǎng)表進行比較時，也可能出現(xiàn)問題。當今的設計非常復雜，涉及眾多器件和多個層次結構，設計人員常常需要花費相當多的時間來匹配版圖和源網(wǎng)表中的等效元素，最終跟蹤并解決差異來源。

無論設計人員是要解決一個很長的電源網(wǎng)絡上的短路問題，還是調(diào)試比較不匹配問題，都需要更有效和更高效的調(diào)試技術。幸運的是，設計人員可以利用高級調(diào)試技術來大大縮短用于調(diào)試 LVS 錯誤的周轉(zhuǎn)時間。我們來看一些利用 Calibre? 工具套件更高效地解決復雜 LVS 調(diào)試問題的調(diào)試技術。

交互式短路隔離

如上所述，由于短路可能有許多不同的原因并且跨越多個設計層次結構，調(diào)試當今設計中的短路可能非常耗時。

通過啟動 Calibre nmLVS? 運行并啟用短路隔離，設計人員可以生成一個短路隔離數(shù)據(jù)庫，其中包含版圖中所有短路的一個全面列表。然后，設計人員可以使用 Calibre RVE? 交互式短路隔離 (ISI) 調(diào)試流程來顯示短路網(wǎng)絡中提取的獨立多邊形，并從關鍵短路開始，以漸進順序系統(tǒng)地調(diào)試短路（圖 1）。

圖 1：設計人員可以選擇并高亮顯示一個短路，然后查看構成該短路的多邊形。

為了演示 Calibre RVE ISI 功能如何讓設計人員能夠更快地分析和糾正版圖中的短路，下面我們來詳細說明電源接地短路的調(diào)試過程。設計人員選擇 “Layout Shorts”（版圖短路）結果列表，然后選擇并高亮顯示其中一個短路，以在版圖編輯器（例如 Calibre DESIGNrev? 界面）中查看涉及的所有多邊形。接下來，設計人員根據(jù) 其對版圖和設計的了解，為每個多邊形分配一個網(wǎng)絡標簽（vdd! 或 gnd!）?？梢栽?Calibre RVE 列表中分配標簽，或在 Calibre DESIGNrev 顯示中標記多邊形。當設計人員認為他們已經(jīng) 確定有問題的多邊形時，便為該多邊形分配一個 REMOVE（移除）標簽（圖 2）。

圖 2：設計人員基于其對設計的了解將適當?shù)臉撕?分配給多邊形。

一旦標記完短路中的所有多邊形，設計人員便可使用 ISI Verfiy Short（驗證短路）選項以虛擬方式判斷，刪除標有 “REMOVE” 的多邊形是否修復了該短路問題（圖 3）。驗證短路功能使用短路數(shù)據(jù)庫中已經(jīng)存在的提取信息來啟動短路驗證運行（不是完整的 LVS 運行），以判斷如果短路數(shù)據(jù)庫中去掉標記了 REMOVE 的多邊形之后，該短路是否會被去除。這個 “驗證短路” 過程并未真正從版圖中刪除該多邊形，它只是在驗證運行期間從短路數(shù)據(jù)庫中移除該多邊形。

圖 3：適當分配后，設計人員可以啟動“驗證短路”功能。

如果驗證運行表明短路路徑不再存在，并且兩個網(wǎng)絡之間沒有其他短路，則該短路將顯示為已虛擬修復。如果驗證結果顯示，兩個網(wǎng)絡之間的其他位置仍然存在一個或多個短路，則會顯示一組新的構成短路路徑的多邊形。設計人員可以繼續(xù)處理這組新的短路多邊形，直到鎖定有問題的短路多邊形。在分析的任何階段，設計人員如果認為自己刪除的多邊形不對，可以選擇回到原始的短路數(shù)據(jù)庫，然后重新開始分析。

一旦確定了所有有問題的多邊形，并且以虛擬方式去除了短路，設計人員就必須使用版圖編輯器從版圖中實際移除這些形狀，并啟動完整 LVS 運行以確認所有短路都已得到糾正。通過使用 Calibre RVE ISI 流程，設計人員可以更快速且系統(tǒng)性地調(diào)試和修復短路問題，而無需多次運行完整的 LVS。

比較差異

在提取階段中隔離并移除短路之后，設計人員在比較階段經(jīng)常會遇到差異問題。LVS 差異的例子包括：交叉連接錯誤、不良實例連接錯誤、開路錯誤、短路錯誤和管腳交換錯誤。調(diào)試版圖和電路圖之間的比較差異時，設計人員在分析每個差異的根本原因的同時，通常還要手動跟蹤和管理相應的元素。在高密度設計中，這可能很快變成一種耗時且令人沮喪的操作。

為了加快和改善差異調(diào)試，設計人員可以使用 Calibre RVE 修復建議來查看每個差異的可能來源。這些修復建議會指出差異的可能原因，從而幫助設計人員更快地執(zhí)行詳細的錯誤分析。下面通過一個簡單的管腳交換錯誤來說明設計人員如何使用這些修復建議來實現(xiàn)更快速且更高效的差異調(diào)試。

當一個實例的兩個版圖引腳交叉連接時，即發(fā)生管腳交換錯誤。版圖／電路圖比較完成后，設計人員可以查看 Calibre RVE 修復建議以獲得調(diào)試幫助。每個差異都有清晰的文字說明（圖 4）。