常用FPGA/CPLD四種設(shè)計(jì)技巧

在電路圖設(shè)計(jì)階段，一些工程師手工加入BUFT或者非門調(diào)整數(shù)據(jù)延遲，從而保證本級模塊的時(shí)鐘對上級模塊數(shù)據(jù)的建立、保持時(shí)間要求。還有一些工程師為了有穩(wěn)定的采樣，生成了很多相差90度的時(shí)鐘信號，時(shí)而用正沿打一下數(shù)據(jù)，時(shí)而用負(fù)沿打一下數(shù)據(jù)，用以調(diào)整數(shù)據(jù)的采樣位置。這兩種做法都十分不可取，因?yàn)橐坏┬酒聯(lián)Q代或者移植到其它芯片組的芯片上，采樣實(shí)現(xiàn)必須從新設(shè)計(jì)。而且，這兩種做法造成電路實(shí)現(xiàn)的余量不夠，一旦外界條件變換(比如溫度升高)，采樣時(shí)序就有可能完全紊亂，造成電路癱瘓。

下面簡單介紹幾種不同情況下數(shù)據(jù)接口的同步方法：

1. 輸入、輸出的延時(shí)(芯片間、PCB布線、一些驅(qū)動(dòng)接口元件的延時(shí)等)不可測，或者有可能變動(dòng)的條件下，如何完成數(shù)據(jù)同步？

對于數(shù)據(jù)的延遲不可測或變動(dòng)，就需要建立同步機(jī)制，可以用一個(gè)同步使能或同步指示信號。另外，使數(shù)據(jù)通過RAM或者FIFO的存取，也可以達(dá)到數(shù)據(jù)同步目的。

把數(shù)據(jù)存放在RAM或FIFO的方法如下：將上級芯片提供的數(shù)據(jù)隨路時(shí)鐘作為寫信號，將數(shù)據(jù)寫入RAM或者FIFO，然后使用本級的采樣時(shí)鐘(一般是數(shù)據(jù)處理的主時(shí)鐘)將數(shù)據(jù)讀出來即可。這種做法的關(guān)鍵是數(shù)據(jù)寫入RAM或者FIFO要可靠，如果使用同步RAM或者FIFO，就要求應(yīng)該有一個(gè)與數(shù)據(jù)相對延遲關(guān)系固定的隨路指示信號，這個(gè)信號可以是數(shù)據(jù)的有效指示，也可以是上級模塊將數(shù)據(jù)打出來的時(shí)鐘。對于慢速數(shù)據(jù)，也可以采樣異步RAM或者FIFO，但是不推薦這種做法。

數(shù)據(jù)是有固定格式安排的，很多重要信息在數(shù)據(jù)的起始位置，這種情況在通信系統(tǒng)中非常普遍。通訊系統(tǒng)中，很多數(shù)據(jù)是按照“幀”組織的。而由于整個(gè)系統(tǒng)對時(shí)鐘要求很高，常常專門設(shè)計(jì)一塊時(shí)鐘板完成高精度時(shí)鐘的產(chǎn)生與驅(qū)動(dòng)。而數(shù)據(jù)又是有起始位置的，如何完成數(shù)據(jù)的同步，并發(fā)現(xiàn)數(shù)據(jù)的“頭”呢？

數(shù)據(jù)的同步方法完全可以采用上面的方法，采用同步指示信號，或者使用RAM、FIFO緩存一下。

找到數(shù)據(jù)頭的方法有兩種，第一種很簡單，隨路傳輸一個(gè)數(shù)據(jù)起始位置的指示信號即可，對于有些系統(tǒng)，特別是異步系統(tǒng)，則常常在數(shù)據(jù)中插入一段同步碼(比如訓(xùn)練序列)，接收端通過狀態(tài)機(jī)檢測到同步碼后就能發(fā)現(xiàn)數(shù)據(jù)的“頭”了，這種做法叫做“盲檢測”。

上級數(shù)據(jù)和本級時(shí)鐘是異步的，也就是說上級芯片或模塊和本級芯片或模塊的時(shí)鐘是異步時(shí)鐘域的。

前面在輸入數(shù)據(jù)同步化中已經(jīng)簡單介紹了一個(gè)原則：如果輸入數(shù)據(jù)的節(jié)拍和本級芯片的處理時(shí)鐘同頻，可以直接用本級芯片的主時(shí)鐘對輸入數(shù)據(jù)寄存器采樣，完成輸入數(shù)據(jù)的同步化；如果輸入數(shù)據(jù)和本級芯片的處理時(shí)鐘是異步的，特別是頻率不匹配的時(shí)候，則只有用處理時(shí)鐘對輸入數(shù)據(jù)做兩次寄存器采樣，才能完成輸入數(shù)據(jù)的同步化。需要說明的是，用寄存器對異步時(shí)鐘域的數(shù)據(jù)進(jìn)行兩次采樣，其作用是有效防止亞穩(wěn)態(tài)(數(shù)據(jù)狀態(tài)不穩(wěn)定)的傳播，使后級電路處理的數(shù)據(jù)都是有效電平。但是這種做法并不能保證兩級寄存器采樣后的數(shù)據(jù)是正確的電平，這種方式處理一般都會(huì)產(chǎn)生一定數(shù)量的錯(cuò)誤電平數(shù)據(jù)。所以僅僅適用于對少量錯(cuò)誤不敏感的功能單元。

為了避免異步時(shí)鐘域產(chǎn)生錯(cuò)誤的采樣電平，一般使用RAM、FIFO緩存的方法完成異步時(shí)鐘域的數(shù)據(jù)轉(zhuǎn)換。最常用的緩存單元是DPRAM，在輸入端口使用上級時(shí)鐘寫數(shù)據(jù)，在輸出端口使用本級時(shí)鐘讀數(shù)據(jù)，這樣就非常方便的完成了異步時(shí)鐘域之間的數(shù)據(jù)交換。

2. 設(shè)計(jì)數(shù)據(jù)接口同步是否需要添加約束？

建議最好添加適當(dāng)?shù)募s束，特別是對于高速設(shè)計(jì)，一定要對周期、建立、保持時(shí)間等添加相應(yīng)的約束。

這里附加約束的作用有兩點(diǎn)：

a. 提高設(shè)計(jì)的工作頻率，滿足接口數(shù)據(jù)同步要求。通過附加周期、建立時(shí)間、保持時(shí)間等約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率，滿足接口數(shù)據(jù)同步要求。

b. 獲得正確的時(shí)序分析報(bào)告。幾乎所有的FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而對設(shè)計(jì)的性能做出評估。靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具輸出正確的時(shí)序分析報(bào)告。

Xilinx和數(shù)據(jù)接口相關(guān)的常用約束有Period、OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和OFFSET_OUT_AFTER等；Altera與數(shù)據(jù)接口相關(guān)的常用約束有Period、tsu、tH、tco等。