合適換器選擇：JESD204B與LVDS技術(shù)對(duì)比

　　根據(jù)最新JESD204B標(biāo)準(zhǔn)構(gòu)建的轉(zhuǎn)換器非常適合新型高速FPGA.在采用這些器件進(jìn)行設(shè)計(jì)時(shí)，應(yīng)考慮I/O注意事項(xiàng)。

　　隨著數(shù)據(jù)轉(zhuǎn)換器架構(gòu)和FPGA不斷采用更高級(jí)更小型化幾何體，系統(tǒng)設(shè)計(jì)人員面臨著新的數(shù)據(jù)接口挑戰(zhàn)。更小工藝幾何體支持更高帶寬轉(zhuǎn)換器在不斷提高的分辨率及速度下運(yùn)行，其可實(shí)現(xiàn)更高的數(shù)據(jù)吞吐量。而且，它們還可提供更高的串行/解串(串行解串器)速率，以適應(yīng)在以前較大幾何體上無法實(shí)現(xiàn)的帶寬占用。更小的工藝幾何體也可實(shí)現(xiàn)將更多的數(shù)據(jù)轉(zhuǎn)換器集成在單個(gè)器件中。這些數(shù)據(jù)轉(zhuǎn)換器的接口解決方案不僅需要支持高數(shù)據(jù)速率，而且還必須與復(fù)雜FPGA器件兼容，并保證I/O數(shù)。

　　JESD204B接口是一個(gè)串行解串器鏈路規(guī)范，允許12.5Gbps的最大數(shù)據(jù)速率傳輸。使用高級(jí)工藝(例如65nm或更小)的轉(zhuǎn)換器支持該最大數(shù)據(jù)速率，還可提高電源效率。系統(tǒng)設(shè)計(jì)人員可充分利用該技術(shù)相對(duì)于低壓差分信號(hào)(LVDS)DDR的優(yōu)點(diǎn)。

　　幾個(gè)開放市場(chǎng)FPGA可為串行收發(fā)器提供12.5Gbps乃至更高的數(shù)據(jù)速率，其中包括賽靈思Virtex-7與Kintex-7系列。盡管FPGA具備這種功能有一定時(shí)間了，但轉(zhuǎn)換器現(xiàn)在才能達(dá)到這種性能。該技術(shù)可允許多個(gè)轉(zhuǎn)換器的同步，比如常用的轉(zhuǎn)換器內(nèi)部多個(gè)通道同步，能夠在單個(gè)FPGA器件中實(shí)現(xiàn)。

　　為不同應(yīng)用提供不同選擇

　　對(duì)于數(shù)據(jù)轉(zhuǎn)換器的高速串行傳輸，不同的應(yīng)用有不同的選擇。十多年來，數(shù)據(jù)轉(zhuǎn)換器制造商一直選擇LVDS作為主要差分信號(hào)技術(shù)。盡管有些LVDS應(yīng)用可使用更高的數(shù)據(jù)速率，但目前該市場(chǎng)上的轉(zhuǎn)換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps.LVDS技術(shù)一直難以滿足轉(zhuǎn)換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項(xiàng)LVDS核心制造商的行業(yè)標(biāo)準(zhǔn)。該規(guī)范可作為設(shè)計(jì)人員的最佳實(shí)踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS規(guī)范的設(shè)計(jì)人員構(gòu)建的產(chǎn)品將不符合規(guī)范，并會(huì)因兼容性問題在市場(chǎng)上遇到更大的挑戰(zhàn)。

　　像LVDS一樣，JESD204B歸屬Jedec標(biāo)準(zhǔn)組織，其可針對(duì)不同制造商之間的互操作性提供電氣及物理需求指導(dǎo)。JESD204B的最大數(shù)據(jù)速率定義為12.5 Gbps,可實(shí)現(xiàn)比實(shí)際LVDS吞吐量高出10倍以上的優(yōu)勢(shì)。該性能不僅可為數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)降低I/O需求及封裝尺寸，而且還可通過降低靜態(tài)功耗顯著節(jié)省系統(tǒng)成本。

　　JESD204B規(guī)范支持AC耦合，可實(shí)現(xiàn)與使用不同供電級(jí)的不同技術(shù)節(jié)點(diǎn)的兼容。例如，28nm及更小的FPGA處理節(jié)點(diǎn)是典型的前沿制造工藝技術(shù)。轉(zhuǎn)換器晶體管節(jié)點(diǎn)由于需要自定義模擬設(shè)計(jì)，一般會(huì)落后于業(yè)界最佳FPGA幾代。相反，LVDS通常采用DC耦合策略，其會(huì)提高轉(zhuǎn)換器與更低功耗電源FPGA的連接難度。共模電壓的不匹配度越大，靜態(tài)電流消耗就越高，不會(huì)受數(shù)據(jù)速率影響。為此，JESD204B現(xiàn)已成為高分辨率及高速數(shù)據(jù)轉(zhuǎn)換器制造商極具誘惑力的差分信號(hào)技術(shù)。除了電氣規(guī)范以外，JESD204B還具有針對(duì)三種物理層的相關(guān)眼圖性能要求。性能指標(biāo)包括定義的眼圖和總體抖動(dòng)預(yù)算。光互聯(lián)網(wǎng)絡(luò)論壇(OIF)具有成熟的物理層(PHY)規(guī)范和眼圖標(biāo)準(zhǔn)，JESD204B接口可利用其實(shí)現(xiàn)相同的串行數(shù)據(jù)速率。JESD204B鏈路可使用OIF低電壓11 Gbit短距離規(guī)范(LV-OIF-11G-SR)允許的總體抖動(dòng)最大值，即單位間隔(UI)的30%。圖1是12.5 Gbps下原始JESD204B眼圖及模板的示圖。模板可在水平軸及垂直軸上提供確定的裕量總數(shù)。值得注意的是，12.5Gbps眼圖符合LV-OIF-11G-SR規(guī)范，該規(guī)范建立在11.1 Gbps的速度基礎(chǔ)之上，比其他的12.5 Gbps數(shù)據(jù)速率下的規(guī)范要求更嚴(yán)格。

　　圖1 12.5Gbps JESD204B眼圖與LV-OIF-11G-SR發(fā)送眼圖模板

　　三種PHY模式

　　JESD204B支持針對(duì)串行數(shù)據(jù)傳輸?shù)娜NPHY模式，其由LV-OIF規(guī)范定義并根據(jù)最大JESD204B通道速率分類。定義三種物理層的速率為3.125Gbps、6.375Gbps以及12.5 Gbps,如下所示：

　　. 基于LV-OIF-SxI5的運(yùn)行：312.5 Mbps至3.125 Gbps;

　　. 基于LV-OIF-6G-SR的運(yùn)行：312.5 Mbps至6.375 Gbps;

　　. 基于LV-OIF-11G-SR的運(yùn)行：312.5 Mbps至12.5 Gbps.

　　每個(gè)類別的最大及最小電氣規(guī)范略有不同，以適應(yīng)因所支持的廣泛數(shù)據(jù)速率而導(dǎo)致的必要差別。圖2是LV-OIF-11G-SR物理層變量的電氣規(guī)范參數(shù)，其可用于12.5 Gbps的最大JESD204B數(shù)據(jù)速率。

　　圖2 LV-OIF-11G-SR JESD204B、12.5-Gbps發(fā)送器的電氣規(guī)范，可看出鏈路上共模電壓終端的高度靈活性

　　該規(guī)范的一個(gè)優(yōu)勢(shì)是：與DC耦合使用案例相比，其可在鏈路上支持更寬泛的共模電壓。這可降低有關(guān)JESD204B發(fā)送器及接收器(它們可能來自不同的廠商)的系統(tǒng)設(shè)計(jì)要求，因?yàn)樗筛鶕?jù)需要提供電平移動(dòng)。AC耦合數(shù)據(jù)通道的第二個(gè)優(yōu)勢(shì)是：可在發(fā)送器和接收器之間對(duì)共模噪聲進(jìn)行去耦，從而有助于緩解系統(tǒng)設(shè)計(jì)人員關(guān)于信號(hào)質(zhì)量的顧慮。DC耦合更容易受到耦合在數(shù)據(jù)線路中的共模噪聲影響。AC耦合的第三個(gè)優(yōu)勢(shì)是：其可降低來自多個(gè)廠商的不同發(fā)送器(Vtt)及接收器最終電壓需求，從而可使接收器工作在其最佳共模電壓下。這有助于JESD204B發(fā)送器與接收器在需要高度的電源電壓靈活性的系統(tǒng)設(shè)計(jì)中以不同的最終電壓運(yùn)行。

　　此外，JESD204B接口還可針對(duì)單個(gè)鏈路上的多個(gè)轉(zhuǎn)換器進(jìn)行數(shù)據(jù)分區(qū)。隨著鏈路速率提升至12.5 Gbps,更多的轉(zhuǎn)換器可部署在相同的鏈路(對(duì)應(yīng)不同變量的數(shù)據(jù)，請(qǐng)參見圖3)上。這特別適合在單個(gè)封裝中提供2個(gè)、4個(gè)、8個(gè)以及16個(gè)轉(zhuǎn)換器的器件，同時(shí)這也是與LVDS接口相比的一大獨(dú)特優(yōu)勢(shì)。LVDS可作為一個(gè)I/O結(jié)構(gòu)，將一個(gè)單通道轉(zhuǎn)換器做為終點(diǎn)/起點(diǎn)進(jìn)行直接輸入輸出，但是不能明確定義一個(gè)方法來整合整個(gè)I/O中多個(gè)轉(zhuǎn)換器的數(shù)據(jù)。有了JESD204B,就有了實(shí)現(xiàn)從多個(gè)轉(zhuǎn)換器在相同的pin上串行發(fā)送綜合數(shù)據(jù)的明確規(guī)范。每塊器件數(shù)據(jù)的來源甚至不需要是真實(shí)的固定硬件轉(zhuǎn)換器。它可來自一個(gè)“虛擬轉(zhuǎn)換器”濾波器，該濾波器作為真實(shí)轉(zhuǎn)換器的數(shù)字處理的一部分，輸出一分為二，包括實(shí)數(shù)路徑和復(fù)數(shù)路徑。針對(duì)90度相移的IQ通信系統(tǒng)就可充分利用虛擬轉(zhuǎn)換器的特性。

　　圖3 具有不同采樣速率及通道數(shù)的轉(zhuǎn)換器對(duì)比可顯示出I/O數(shù)的差別。與工作速率為1Gbps的LVDS相比，工作速率為12.5Gbps的JESD204B接口只需其引腳數(shù)的1/10

　　JESD204B所提供的明確規(guī)范既支持從相同pin腳上串行發(fā)送多個(gè)轉(zhuǎn)換器綜合數(shù)據(jù)。

　　系統(tǒng)的最佳轉(zhuǎn)換器

　　更高速轉(zhuǎn)換器的帶寬需求正在推動(dòng)設(shè)計(jì)向更高級(jí)CMOS工藝節(jié)點(diǎn)發(fā)展，以降低功耗，提高性能。這種趨勢(shì)將為其帶來新的接口挑戰(zhàn)。12.5 Gbps最高速度的JESD204B接口有助于解決其中一些問題，否則即便需再多的LVDS DDR通道，也無法滿足更高采樣速率下的帶寬速度及性能需求。轉(zhuǎn)換器數(shù)字接口的引腳I/O、耦合以及供電范圍需求，將有助于為系統(tǒng)選擇合適的轉(zhuǎn)換器。