精密DAC連續(xù)更新需考慮的二階效應(yīng)

　　簡(jiǎn)介

　　精密模數(shù)轉(zhuǎn)換器(ADC)的每秒采樣數(shù)具有明確定義且經(jīng)過(guò)測(cè)試，精密數(shù)模轉(zhuǎn)換器(DAC)則不然，其數(shù)據(jù)手冊(cè)中并未對(duì)此加以定義，因?yàn)?a class="contentlabel" href="http://2s4d.com/news/listbylabel/label/DAC">DAC的每秒采樣數(shù)取決于許多因素。

　　多數(shù)情況下，DAC數(shù)字接口支持高達(dá)50 MHz的時(shí)鐘速率，假設(shè)輸入移位寄存器為24位，則每秒可以執(zhí)行2,000,000次寫(xiě)操作。然而，此數(shù)值僅表示數(shù)字接口接受新DAC碼的能力，沒(méi)有考慮數(shù)字處理延遲、時(shí)延以及模擬模塊定時(shí)。

　　如果DAC無(wú)任何內(nèi)部校準(zhǔn)程序，則延遲可以忽略，通常在數(shù)ns左右。如果DAC包含校準(zhǔn)例行程序，則延遲可能在1 μs到3 μs左右。

　　就模擬模塊而言，有兩種不同情況與新碼更新相關(guān)：

　　? 更新速度受與DAC相連的有源級(jí)的帶寬限制，有源級(jí)通常是緩沖器，可以位于內(nèi)部或外部。

　　? 更新速度不受有源級(jí)限制，但受DAC內(nèi)核限制。

　　對(duì)于第一種情況，建立時(shí)間規(guī)格可以很好地用以估計(jì)模擬模塊的能力。建立時(shí)間定義新碼與前碼的關(guān)系，通常是?到?比例，在規(guī)定容差之內(nèi)約為最終碼的1 LSB左右。

　　對(duì)于大步進(jìn)的碼躍遷，壓擺率是建立時(shí)間的主要影響因素。此外，建立時(shí)間還可能因?yàn)檩敵鲐?fù)載的虛部而增加，這與電容或電感類(lèi)似，產(chǎn)生過(guò)沖或響鈴振蕩。

　　外部連接的虛阻抗值決定過(guò)沖幅度，從而影響建立時(shí)間，如圖1所示。

　　圖1.不同容性負(fù)載下VOUT與時(shí)間的關(guān)系

　　最終建立時(shí)間是延遲、壓擺率和響鈴振蕩時(shí)間共同影響的結(jié)果，如圖2所示。

　　圖2.最終建立時(shí)間

　　所需的碼步進(jìn)越小，連接的電容越低，則最終建立時(shí)間越快。

　　當(dāng)新碼接近前碼時(shí)，建立時(shí)間或緩沖器能力不是限制性的;可以把這視為微調(diào)更新。

　　這種情況下，DAC內(nèi)核的時(shí)延和動(dòng)態(tài)效應(yīng)是限制輸出建立到規(guī)定容差范圍內(nèi)(即最終碼的1 LSB左右)所需時(shí)間的主要因素。

　　DAC在工作時(shí)會(huì)產(chǎn)生動(dòng)態(tài)效應(yīng)，數(shù)字模塊(從外部引腳移入數(shù)據(jù)或處理命令)和模擬模塊(輸出更新為新碼)內(nèi)部產(chǎn)生的一些能量會(huì)傳輸?shù)酵獠?。具體來(lái)說(shuō)，主要有如下兩種能量：數(shù)字饋通和數(shù)模轉(zhuǎn)換毛刺能量。

　　在輸出粗調(diào)情況下，其中一些能量被緩沖器的壓擺率隱藏，因?yàn)檫@是將能量注入輸出負(fù)載的主要貢獻(xiàn)因素，而在微調(diào)更新情況下，這兩種能量均可呈現(xiàn)且可以測(cè)量出來(lái)。

　　DAC內(nèi)核動(dòng)態(tài)效應(yīng)

　　任何DAC操作都會(huì)產(chǎn)生內(nèi)部電流或電壓尖峰，這些尖峰必然通過(guò)電源引腳(通常是VDD或GND)耗散。由于內(nèi)部寄生效應(yīng)，DAC操作時(shí)內(nèi)部產(chǎn)生的能量無(wú)法通過(guò)這些路徑完全耗散，部分能量會(huì)傳輸?shù)捷敵鲐?fù)載，影響輸出穩(wěn)定性。

　　數(shù)字饋通是這樣一種現(xiàn)象：在數(shù)據(jù)轉(zhuǎn)換期間，外部數(shù)字引腳上的變化會(huì)干擾內(nèi)部DAC。

　　另外，外部印刷電路板(PCB)的不當(dāng)布局也可能會(huì)放大數(shù)字饋通。

　　PCB布局的最佳做法是讓PCB中的數(shù)字走線遠(yuǎn)離PCB模擬走線，或至少避免模擬走線與數(shù)字走線并行，以使外部耦合效應(yīng)最小。圖3顯示了布局不當(dāng)引起數(shù)字饋通的一個(gè)例子。

　　圖3.PCB上的容性效應(yīng)

　　數(shù)字饋通是一個(gè)典型規(guī)格，因?yàn)閭鬏數(shù)截?fù)載的能量取決于多個(gè)因素，例如數(shù)字輸入電平、壓擺率、信號(hào)發(fā)生變化的的數(shù)字走線數(shù)目(傳輸?shù)臄?shù)據(jù))。

　　該規(guī)格測(cè)量的是面積(nV-s)表征的是外部傳輸?shù)哪芰?。圖4顯示了一個(gè)與寫(xiě)入輸入寄存器相關(guān)的數(shù)字饋通效應(yīng)示例。

　　圖4.數(shù)字饋通測(cè)量示例——AD5686R

　　要測(cè)量與數(shù)字饋通相關(guān)的能量，須向DAC寫(xiě)入一個(gè)命令但并不更新DAC內(nèi)核輸出(例如更新控制寄存器)，以免測(cè)量其他可能提高內(nèi)部產(chǎn)生能量(即DAC內(nèi)核更新時(shí)產(chǎn)生的能量)的效應(yīng)，或測(cè)量與任何內(nèi)部校準(zhǔn)例行程序相關(guān)的額外能量。

　　執(zhí)行內(nèi)部校準(zhǔn)例行程序所產(chǎn)生的能量包括在數(shù)模轉(zhuǎn)換毛刺中。數(shù)字饋通表現(xiàn)在每次讀/寫(xiě)訪問(wèn)中。

　　當(dāng)DAC內(nèi)核輸出更新時(shí)，可以在DAC輸出上觀測(cè)到另一種動(dòng)態(tài)現(xiàn)象以毛刺形式表現(xiàn)出來(lái)。此規(guī)格與DAC內(nèi)核中內(nèi)部開(kāi)關(guān)控制線路之間的不同傳播延遲有關(guān)，稱(chēng)為數(shù)模轉(zhuǎn)換毛刺脈沖或毛刺能量，因?yàn)樗窃跀?shù)字字被轉(zhuǎn)換為模擬信號(hào)(通過(guò)切換開(kāi)關(guān)來(lái)選擇DAC電阻)時(shí)產(chǎn)生的。

　　數(shù)模轉(zhuǎn)換毛刺脈沖是器件固有的，但如果PCB布局不當(dāng)，它會(huì)像數(shù)字饋通一樣惡化。

　　數(shù)模轉(zhuǎn)換毛刺脈沖的典型性能也用主進(jìn)位躍遷1 LSB的凈面積(nV-s)來(lái)衡量。對(duì)于一個(gè)16位DAC，主進(jìn)位發(fā)生在DAC碼0x7FFF和0x8000相互切換之間，這通常會(huì)造成內(nèi)部絕大多數(shù)DAC開(kāi)關(guān)發(fā)生切換。

　　圖5顯示了一個(gè)與寫(xiě)入DAC寄存器相關(guān)的數(shù)模轉(zhuǎn)換毛刺脈沖效應(yīng)示例。若要無(wú)視數(shù)字饋通貢獻(xiàn)，可以讓DAC利用延遲硬件LDAC事件進(jìn)行更新，即在數(shù)字饋通產(chǎn)生的能量完全耗散之后進(jìn)行更新。

　　圖5.數(shù)模轉(zhuǎn)換毛刺脈沖測(cè)量示例——AD5686R

　　不同DAC碼會(huì)產(chǎn)生不同的毛刺能量，因?yàn)榇a變化涉及到不同的開(kāi)關(guān)。

　　數(shù)模轉(zhuǎn)換毛刺的最差情形并不一定是主碼躍遷(中間位電平碼的1 LSB變化)。這取決于兩個(gè)因素：布局中的內(nèi)部寄生效應(yīng)和DAC(包括內(nèi)部校準(zhǔn)引擎)中的內(nèi)部寄生效應(yīng)。實(shí)際上，數(shù)字中間位電平碼并不一定是中間位電平DAC碼。然而，數(shù)字主碼躍遷被認(rèn)為是量化數(shù)模轉(zhuǎn)換毛刺能量的一個(gè)很好的基準(zhǔn)。

　　DAC內(nèi)核動(dòng)態(tài)效應(yīng)的傳播

　　輸出端的壓擺率和響鈴振蕩是低頻時(shí)的事件，而數(shù)字饋通和數(shù)模轉(zhuǎn)換毛刺脈沖主要是中頻到高頻效應(yīng)。

　　產(chǎn)生數(shù)字饋通的頻率與數(shù)字傳輸有關(guān)，例如50 MHz時(shí)鐘速度或更高速度。例如，壓擺率為1 nV/s時(shí)，信號(hào)音可以高達(dá)300 MHz。圖4和圖5顯示了動(dòng)態(tài)事件頻率所引起的可觀測(cè)快速瞬變。

　　在所有情況下，內(nèi)部產(chǎn)生的部分能量都可以在外部測(cè)量，如上面的圖形所示。傳輸?shù)截?fù)載的動(dòng)態(tài)能量取決于與輸出引腳相連的外部電容，它會(huì)產(chǎn)生如下的電壓增量：

　　從基準(zhǔn)測(cè)量結(jié)果可以看出，電壓增量與外部連接的電容是相對(duì)獨(dú)立的，因?yàn)閭鬏數(shù)酵獠康膭?dòng)態(tài)能量通過(guò)DAC輸出引腳這一低阻抗路徑進(jìn)行耗散。

　　連續(xù)DAC操作

　　如果DAC在要求快速微調(diào)的應(yīng)用中連續(xù)更新，則傳輸?shù)截?fù)載的能量不會(huì)完全耗散，故而在輸出端會(huì)測(cè)量到額外的偏移。

　　電壓增量的值取決于兩個(gè)因素：傳輸?shù)哪芰恐岛碗娙莸姆烹姇r(shí)間，如圖6所示。

　　圖6.VOUT增量與更新速率的關(guān)系

　　假設(shè)DAC連續(xù)更新，則內(nèi)部產(chǎn)生的能量是數(shù)字饋通和模擬毛刺共同作用的結(jié)果。

　　某些情況下，當(dāng)DAC僅訪問(wèn)讀/寫(xiě)寄存器且不執(zhí)行DAC內(nèi)核更新操作時(shí)，電壓增量?jī)H由數(shù)字饋通引起。

　　AD5686R 4通道16位nanoDAC+案例研究

　　為了解說(shuō)這些概念，下面以AD5686R為例進(jìn)行說(shuō)明。

　　連續(xù)更新AD5686R輸出會(huì)延遲寫(xiě)操作的間隔時(shí)間，從1 μs到20 μs不等。

　　內(nèi)部產(chǎn)生的能量在大約1 μs內(nèi)傳輸出去，該時(shí)間是數(shù)字饋通持續(xù)時(shí)間、24位傳輸時(shí)間(36 MHz SCLK時(shí)鐘)和模擬毛刺持續(xù)時(shí)間的總和。

　　當(dāng)更新時(shí)間與能量事件相似，或比能量事件更長(zhǎng)時(shí)，根據(jù)電容值(如圖7所示)，產(chǎn)生的電壓增量可近似計(jì)算如下：

　　干擾面積(V–s)

　　更新間隔時(shí)間(s)

　　圖7.不同負(fù)載電容下AD5686R的動(dòng)態(tài)能量示例

　　1 μs更新一次時(shí)，測(cè)得的電壓增量與數(shù)字饋通能量和模擬毛刺一致，0.13 nV-s + 0.5 nV-s = 0.63 nV-s，如圖8所示。

　　圖8.產(chǎn)生的ΔVOUT與DAC訪問(wèn)時(shí)間的關(guān)系

　　舉個(gè)例子，若干擾為0.63 nV-s，更新頻率為2 μs，則產(chǎn)生的電壓增量為：

　　圖9顯示了基準(zhǔn)測(cè)量結(jié)果與等式1之間的一致性。

　　圖9.實(shí)測(cè)ΔVOUT結(jié)果與利用等式1得到的估計(jì)值的比較——AD5686R

　　并非所有碼都產(chǎn)生相同的凈面積，ΔVOUT會(huì)略有差異。圖10顯示了中間電平附近代碼的結(jié)果示例。產(chǎn)生較高動(dòng)態(tài)能量的代碼也會(huì)表現(xiàn)出較高的ΔVOUT。平均能量與AD5686R數(shù)據(jù)手冊(cè)規(guī)格相當(dāng)(約0.6 nV-s)。

　　圖10.動(dòng)態(tài)能量和ΔVOUT與DAC碼的關(guān)系示例——AD5686R

　　要以高分辨率測(cè)量動(dòng)態(tài)能量，輸出信號(hào)必須交流耦合。這樣，當(dāng)試圖以快速訪問(wèn)時(shí)間測(cè)量動(dòng)態(tài)能量時(shí)，部分直流分量可能會(huì)丟失。因此，當(dāng)DAC訪問(wèn)時(shí)間過(guò)快導(dǎo)致此多余能量無(wú)足夠時(shí)間耗散時(shí)，ΔVOUT(直流值)是量化此能量的更好方法。

　　如前所述，測(cè)得的凈面積與外部連接的電容無(wú)關(guān)，如圖7所示。

　　表1顯示，給定訪問(wèn)時(shí)間時(shí)，在不同負(fù)載電容下測(cè)得的ΔVOUT略有差異。

　　表1.不同DAC訪問(wèn)時(shí)間和負(fù)載電容對(duì)應(yīng)的ΔVOUT值示例——AD5686R1

　　1輸出負(fù)載 = 2 kΩ，SCLK = 36 MHz。每個(gè)器件測(cè)量一個(gè)通道。

　　表2顯示了AD5686R在不同DAC訪問(wèn)時(shí)間下測(cè)得的ΔVOUT：既有不同訪問(wèn)時(shí)間下數(shù)字饋通和數(shù)模轉(zhuǎn)換毛刺脈沖兩個(gè)因素引起的典型ΔVOUT結(jié)果(這種情況下更新DAC輸出)，也有僅數(shù)字饋通引起的結(jié)果(這種情況下DAC碼寫(xiě)入輸入寄存器，但輸出不更新)。

　　表2.AD5686R1典型值

　　1輸出負(fù)載 = 2 kΩ || 200 pF，SCLK = 36 MHz。

　　結(jié)語(yǔ)

　　由于動(dòng)態(tài)現(xiàn)象的本質(zhì)及其效應(yīng)與寄生參量和耦合電路緊密相關(guān)，它們?cè)诓煌珼AC上會(huì)有不同的表現(xiàn)。動(dòng)態(tài)效應(yīng)的變化取決于具體應(yīng)用、電路配置和工作條件。

　　對(duì)于DAC輸出的粗調(diào)更新，建立時(shí)間和時(shí)延是DAC更新速率的限制因素。當(dāng)僅涉及DAC輸出的微調(diào)時(shí)，或?qū)懭肫骷桓螺敵鰰r(shí)，DAC內(nèi)核動(dòng)態(tài)效應(yīng)產(chǎn)生的額外能量可能會(huì)引起一些額外偏移。

　　如果直流性能在應(yīng)用中非常重要，請(qǐng)勿以最快速度(由數(shù)字接口決定)操作DAC。當(dāng)應(yīng)用明確要求較快更新速率時(shí)，必須評(píng)估能量面積以了解其對(duì)系統(tǒng)性能的潛在影響。要恰當(dāng)?shù)亓炕擞绊?，最佳做法是?shí)際測(cè)量。當(dāng)系統(tǒng)中存在多余直流電壓(ΔVOUT)時(shí)，建議在不同訪問(wèn)時(shí)間下測(cè)量該值，以便消除復(fù)雜且相對(duì)不可靠的交流測(cè)量需求。

　　一般而言，當(dāng)使用DAC時(shí)，應(yīng)仔細(xì)評(píng)估動(dòng)態(tài)性能(建立時(shí)間、數(shù)字饋通和數(shù)模轉(zhuǎn)換毛刺)及系統(tǒng)配置，以確立一個(gè)可靠的訪問(wèn)時(shí)間(更新速率)。