如何處理高 di/dt 負載瞬態(tài)

就許多中央處理器 (CPU) 而言，規(guī)范要求電源必須能夠提供大而快速的充電輸出電流，特別是當處理器變換工作模式的時候。例如，在 1V 的系統(tǒng)中，100 A/uS 負載瞬態(tài)可能會要求將電源電壓穩(wěn)定在 3% 以內(nèi)。解決這一問題的關(guān)鍵就是要認識到 這不僅僅是電源的問題，電源分配系統(tǒng)也是一個重要因素，而且在一款解決方案中我們是很難將這二者嚴格地劃清界限。

這些高 di/dt 要求的意義就在于電壓源必須具有非常低的電感。重新整理下面的公式并求解得到允許的電源電感：

在快速負載電流瞬態(tài)通道中電感僅為 0.3 nH。為了便于比較，我們來看一個四層電路板上的0.1 英寸 (0.25 cm) 寬電路板線跡所具有的電感大約為 0.7 nH/英寸 (0.3 nH/cm)。IC 封裝中接合線的典型電感在1 nH 范圍內(nèi)，印刷電路板的過孔電感在0.2 nH 范圍內(nèi)。

此外，還有一個與旁路電容有關(guān)的串聯(lián)電感，如圖 1 所示。頂部的曲線是貼裝在四層電路板上的一個22 uF、X5R、16V、1210 陶瓷電容的阻抗。正如我們所期望的那樣（100 kHz 以下），阻抗隨著頻率的增加而下降。然而，在800 kHz時有一個串聯(lián)電感，此時電容會變得有電感性。該電感（其可以從電容值和諧振頻率計算得出）為 1.7 nH，其大大高于我們 0.3 nH 的目標值。幸運的是，您可以使用并聯(lián)電容以降低有效的 ESL。圖 1 底部的曲線為兩個并聯(lián)電容的阻抗。有趣的是諧振變得稍微低了一些，這表明有效電感并不是絕對的一半?；谥C振頻率，就兩個并聯(lián)的電容而言，新電感則為 1.0 nH 或ESL 下降 40%，而非下降 50%。這一結(jié)果可以歸結(jié)為兩個原因：互連電感和兩個電容之間的互感。

圖 1 并聯(lián)電容阻抗寄生現(xiàn)象衰減效果

電流通道的環(huán)路尺寸在一定程度上決定了連接組件中的寄生電感，組件尺寸決定了環(huán)路的面積。尺寸與電感相關(guān)系數(shù)如表 1 所示，其顯示了各種尺寸陶瓷表面貼裝電容的電容電感。一般來說，體積越大的電容具有更大的電感。該表不包括電路板上貼裝電容的電感，在我們以前的測量中該電感由 1 nH 增加到了 1.7 nH。另一個有趣的問題是端接的位置對電感有很大的影響。0805 電容在電容的較短一側(cè)有端接而0508 電容則在較長的一側(cè)有端接。這幾乎將電流通道分為了兩半，從而大降低了電感。這種變化了的結(jié)構(gòu)將電感降低了四分之一。

表 1 陶瓷 SMT 電容尺寸會影響寄生電感

總之，高 di/dt 負載需要仔細考慮旁路問題以保持電源動態(tài)穩(wěn)壓。表面貼裝電容需要非?？拷撦d以最小化其互連電感。電容具有可能避免大量去耦的寄生電感。降低這一寄生電感的并聯(lián)電容是有效的，但互連和互感減弱了這一效果。使用具有更短電流通道的電容也是有效的。這可以用體積較小的部件或具有交流端接（其使用了更短的尺寸用于電流）的部件來實施。