Layout設計良好接地指導原則

　　具有低數字電流的混合信號IC的接地和去耦

　　敏感的模擬元件，例如放大器和基準電壓源，必須參考和去耦至模擬接地層。具有低數字電流的ADC和DAC(和其他混合信號IC)一般應視為模擬元件，同樣接地并去耦至模擬接地層。乍看之下，這一要求似乎有些矛盾，因為轉換器具有模擬和數字接口，且通常有指定為模擬接地(AGND)和數字接地(DGND)的引腳。圖4有助于解釋這一兩難問題。

　　圖4. 具有低內部數字電流的混合信號IC的正確接地

　　同時具有模擬和數字電路的IC(例如ADC或DAC)內部，接地通常保持獨立，以免將數字信號耦合至模擬電路內。圖4顯示了一個簡單的轉換器模型。將芯片焊盤連接到封裝引腳難免產生線焊電感和電阻，IC設計人員對此是無能為力的，心中清楚即可?？焖僮兓臄底蛛娏髟贐點產生電壓，且必然會通過雜散電容CSTRAY耦合至模擬電路的A點。此外，IC封裝的每對相鄰引腳間約有0.2 pF的雜散電容，同樣無法避免!IC設計人員的任務是排除此影響讓芯片正常工作。不過，為了防止進一步耦合，AGND和DGND應通過最短的引線在外部連在一起，并接到模擬接地層。DGND連接內的任何額外阻抗將在B點產生更多數字噪聲;繼而使更多數字噪聲通過雜散電容耦合至模擬電路。請注意，將DGND連接到數字接地層會在AGND和DGND引腳兩端施加 VNOISE ，帶來嚴重問題!

　　"DGND"名稱表示此引腳連接到IC的數字地，但并不意味著此引腳必須連接到系統的數字地?？梢愿鼫蚀_地將其稱為IC的內部"數字回路"。

　　這種安排確實可能給模擬接地層帶來少量數字噪聲，但這些電流非常小，只要確保轉換器輸出不會驅動較大扇出(通常不會如此設計)就能降至最低。將轉換器數字端口上的扇出降至最低(也意味著電流更低)，還能讓轉換器邏輯轉換波形少受振鈴影響，盡可能減少數字開關電流，從而減少至轉換器模擬端口的耦合。通過插入小型有損鐵氧體磁珠，如圖4所示，邏輯電源引腳pin (VD) 可進一步與模擬電源隔離。轉換器的內部瞬態(tài)數字電流將在小環(huán)路內流動，從VD 經去耦電容到達DGND(此路徑用圖中紅線表示)。因此瞬態(tài)數字電流不會出現在外部模擬接地層上，而是局限于環(huán)路內。VD引腳去耦電容應盡可能靠近轉換器安裝，以便將寄生電感降至最低。去耦電容應為低電感陶瓷型，通常介于0.01 μF (10 nF)和0.1 μF (100 nF)之間。

　　再強調一次，沒有任何一種接地方案適用于所有應用。但是，通過了解各個選項和提前進行規(guī)則，可以最大程度地減少問題。

　　小心處理ADC數字輸出

　　將數據緩沖器放置在轉換器旁不失為好辦法，可將數字輸出與數據總線噪聲隔離開(如圖4所示)。數據緩沖器也有助于將轉換器數字輸出上的負載降至最低，同時提供數字輸出與數據總線間的法拉第屏蔽(如圖5所示)。雖然很多轉換器具有三態(tài)輸出/輸入，但這些寄存器仍然在芯片上;它們使數據引腳信號能夠耦合到敏感區(qū)域，因而隔離緩沖區(qū)依然是一種良好的設計方式。某些情況下，甚至需要在模擬接地層上緊靠轉換器輸出提供額外的數據緩沖器，以提供更好的隔離。

　　圖5. 在輸出端使用緩沖器/鎖存器的高速ADC 具有對數字數據總線噪聲的增強抗擾度。

　　ADC輸出與緩沖寄存器輸入間的串聯電阻(圖4中標示為"R")有助于將數字瞬態(tài)電流降至最低，這些電流可能影響轉換器性能。電阻可將數字輸出驅動器與緩沖寄存器輸入的電容隔離開。此外，由串聯電阻和緩沖寄存器輸入電容構成的RC網絡用作低通濾波器，以減緩快速邊沿。

　　典型CMOS柵極與PCB走線和通孔結合在一起，將產生約10 pF的負載。如果無隔離電阻，1 V/ns的邏輯輸出壓擺率將產生10 mA的動態(tài)電流：

　　驅動10 pF的寄存器輸入電容時，500 Ω串聯電阻可將瞬態(tài)輸出電流降至最低，并產生約11 ns的上升和下降時間：

　　圖6. 接地和去耦點

　　由于TTL寄存器具有較高輸入電容，可明顯增加動態(tài)開關電流，因此應避免使用

　　緩沖寄存器和其他數字電路應接地并去耦至PC板的數字接地層。請注意，模擬與數字接地層間的任何噪聲均可降低轉換器數字接口上的噪聲裕量。由于數字噪聲抗擾度在數百或數千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數字接地層上的噪聲(相對于模擬接地層)超過數百毫伏，則應采取措施減小數字接地層阻抗，以將數字噪聲裕量保持在可接受的水平。任何情況下，兩個接地層之間的電壓不得超過300 mV，否則IC可能受損。

　　最好提供針對模擬電路和數字電路的獨立電源。模擬電源應當用于為轉換器供電。如果轉換器具有指定的數字電源引腳(VD)，應采用獨立模擬電源供電，或者如圖6所示進行濾波。所有轉換器電源引腳應去耦至模擬接地層，所有邏輯電路電源引腳應去耦至數字接地層，如圖6所示。如果數字電源相對安靜，則可以使用它為模擬電路供電，但要特別小心。

　　某些情況下，不可能將VD連接到模擬電源。一些高速IC可能采用+5 V電源為其模擬電路供電，而采用+3.3 V或更小電源為數字接口供電，以便與外部邏輯接口。這種情況下，IC的+3.3 V引腳應直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯，以便將引腳連接到+3.3 V數字邏輯電源。

　　采樣時鐘產生電路應與模擬電路同樣對待，也接地并深度去耦至模擬接地層。采樣時鐘上的相位噪聲會降低系統信噪比(SNR);我們將稍后對此進行討論。

　　采樣時鐘考量

　　在高性能采樣數據系統中，應使用低相位噪聲晶體振蕩器產生ADC(或DAC)采樣時鐘，因為采樣時鐘抖動會調制模擬輸入/輸出信號，并提高噪聲和失真底。采樣時鐘發(fā)生器應與高噪聲數字電路隔離開，同時接地并去耦至模擬接地層，與處理運算放大器和ADC一樣。

　　采樣時鐘抖動對ADC信噪比(SNR)的影響可用以下公式4近似計算：

　　其中，f為模擬輸入頻率，SNR為完美無限分辨率ADC的SNR，此時唯一的噪聲源來自rms采樣時鐘抖動tj。通過簡單示例可知，如果tj = 50 ps (rms)，f = 100 kHz，則SNR = 90 dB，相當于約15位的動態(tài)范圍。

　　應注意，以上示例中的tj 實際上是外部時鐘抖動和內部ADC時鐘抖動( 稱為孔徑抖動)的方和根(rss)值。不過，在大多數高性能ADC中，內部孔徑抖動與采樣時鐘上的抖動相比可以忽略。

　　由于信噪比(SNR)降低主要是由于外部時鐘抖動導致的，因而必須采取措施，使采樣時鐘盡量無噪聲，僅具有可能最低的相位抖動。這就要求必須使用晶體振蕩器。有多家制造商提供小型晶體振蕩器，可產生低抖動(小于5 ps rms)的CMOS兼容輸出。

　　理想情況下，采樣時鐘晶體振蕩器應參考分離接地系統中的模擬接地層。但是，系統限制可能導致這一點無法實現。許多情況下，采樣時鐘必須從數字接地層上產生的更高頻率、多用途系統時鐘獲得，接著必須從數字接地層上的原點傳遞至模擬接地層上的ADC。兩層之間的接地噪聲直接添加到時鐘信號，并產生過度抖動。抖動可造成信噪比降低，還會產生干擾諧波。

　　圖7. 從數模接地層進行采樣時鐘分配

　　混合信號接地的困惑根源

　　大多數ADC、DAC和其他混合信號器件數據手冊是針對單個PCB討論接地，通常是制造商自己的評估板。將這些原理應用于多卡或多ADC/DAC系統時，就會讓人感覺困惑茫然。通常建議將PCB接地層分為模擬層和數字層，并將轉換器的AGND和DGND引腳連接在一起，并且在同一點連接模擬接地層和數字接地層，如圖8所示。這樣就基本在混合信號器件上產生了系統"星型"接地。所有高噪聲數字電流通過數字電源流入數字接地層，再返回數字電源;與電路板敏感的模擬部分隔離開。系統星型接地結構出現在混合信號器件中模擬和數字接地層連接在一起的位置。

　　該方法一般用于具有單個PCB和單個ADC/DAC的簡單系統，不適合多卡混合信號系統。在不同PCB(甚至在相同PCB上)上具有數個ADC或DAC的系統中，模擬和數字接地層在多個點連接，使得建立接地環(huán)路成為可能，而單點"星型"接地系統則不可能。鑒于以上原因，此接地方法不適用于多卡系統，上述方法應當用于具有低數字電流的混合信號IC。

　　圖8. 混合信號IC接地：單個PCB(典型評估/測試板)

　　針對高頻工作的接地

　　一般提倡電源和信號電流最好通過"接地層"返回，而且該層還可為轉換器、基準電壓源和其它子電路提供參考節(jié)點。但是，即便廣泛使用接地層也不能保證交流電路具有高質量接地參考。

　　圖9所示的簡單電路采用兩層印刷電路板制造，頂層上有一個交直流電流源，其一端連到過孔1，另一端通過一條U形銅走線連到過孔2。兩個過孔均穿過電路板并連到接地層。理想情況下，頂端連接器以及過孔1和過孔2之間的接地回路中的阻抗為零，電流源上的電壓為零。

　　圖9. 電流源的原理圖和布局，PCB上布設U形走線，通過接地層返回

　　這個簡單原理圖很難顯示出內在的微妙之處，但了解電流如何在接地層中從過孔1流到過孔2，將有助于我們看清實際問題所在，并找到消除高頻布局接地噪聲的方法。

　　圖10. 圖9所示PCB的直流電流的流動

　　圖10所示的直流電流的流動方式，選取了接地層中從過孔1至過孔2的電阻最小的路徑。雖然會發(fā)生一些電流擴散，但基本上不會有電流實質性偏離這條路徑。相反，交流電流則選取阻抗最小的路徑，而這要取決于電感。

　　圖11. 磁力線和感性環(huán)路(右手法則)

　　電感與電流環(huán)路的面積成比例，二者之間的關系可以用圖11所示的右手法則和磁場來說明。環(huán)路之內，沿著環(huán)路所有部分流動的電流所產生的磁場相互增強。環(huán)路之外，不同部分所產生的磁場相互削弱。因此，磁場原則上被限制在環(huán)路以內。環(huán)路越大則電感越大，這意味著：對于給定的電流水平，它儲存的磁能(Li2)更多，阻抗更高(XL = jωL)，因而將在給定頻率產生更大電壓。

　　圖12. 接地層中不含電阻(左圖)和含電阻(右圖)的交流電流路徑

　　電流將在接地層中選取哪一條路徑呢?自然是阻抗最低的路徑。考慮U形表面引線和接地層所形成的環(huán)路，并忽略電阻，則高頻交流電流將沿著阻抗最低，即所圍面積最小的路徑流動。

　　在圖中所示的例子中，面積最小的環(huán)路顯然是由U形頂部走線與其正下方的接地層部分所形成的環(huán)路。圖10顯示了直流電流路徑，圖12則顯示了大多數交流電流在接地層中選取的路徑，它所圍成的面積最小，位于U形頂部走線正下方。實際應用中，接地層電阻會導致低中頻電流流向直接返回路徑與頂部導線正下方之間的某處。不過，即使頻率低至1 MHz或2 MHz，返回路徑也是接近頂部走線的下方。

　　小心接地層割裂

　　如果導線下方的接地層上有割裂，接地層返回電流必須環(huán)繞裂縫流動。這會導致電路電感增加，而且電路也更容易受到外部場的影響。圖13顯示了這一情況，其中的導線A和導線B必須相互穿過。

　　當割裂是為了使兩根垂直導線交叉時，如果通過飛線將第二根信號線跨接在第一根信號線和接地層上方，則效果更佳。此時，接地層用作兩個信號線之間的天然屏蔽體，而由于集膚效應，兩路地返回電流會在接地層的上下表面各自流動，互不干擾。

　　多層板能夠同時支持信號線交叉和連續(xù)接地層，而無需考慮線鏈路問題。雖然多層板價格較高，而且不如簡單的雙面電路板調試方便，但是屏蔽效果更好，信號路由更佳。相關原理仍然保持不變，但布局布線選項更多。

　　對于高性能混合信號電路而言，使用至少具有一個連續(xù)接地層的雙面或多層PCB無疑是最成功的設計方法之一。通常，此類接地層的阻抗足夠低，允許系統的模擬和數字部分共用一個接地層。但是，這一點能否實現，要取決于系統中的分辨率和帶寬要求以及數字噪聲量。

　　圖13. 接地層割裂導致電路電感增加，而且電路也更容易受到外部場的影響

　　其他例子也可以說明這一點。高頻電流反饋型放大器對其反相輸入周圍的電容非常敏感。接地層旁的輸入走線可能具有能夠導致問題的那一類電容。要記住，電容是由兩個導體(走線和接地層)組成的，中間用絕緣體(板和可能的阻焊膜)隔離。在這一方面，接地層應與輸入引腳分隔開，如圖14所示，它是AD8001高速電流反饋型放大器的評估板。小電容對電流反饋型放大器的影響如圖15所示。請注意輸出上的響鈴振蕩。

　　圖14. AD8001AR評估板—俯視圖(a)和仰視圖(b)

　　圖15. 10 pF反相輸入雜散電容對 放大器(AD8001)脈沖響應的影響

　　接地總結

　　沒有任何一種接地方法能始終保證最佳性能。本文根據所考慮的特定混合信號器件特性提出了幾種可能的選項。在實施初始PC板布局時，提供盡可能多的選項會很有幫助。

　　PC板必須至少有一層專用于接地層!初始電路板布局應提供非重疊的模擬和數字接地層，如果需要，應在數個位置提供焊盤和過孔，以便安裝背對背肖特基二極管或鐵氧體磁珠。此外，需要時可以使用跳線將模擬和數字接地層連接在一起。

　　一般而言，混合信號器件的AGND引腳應始終連接到模擬接地層。具有內部鎖相環(huán)(PLL)的DSP是一個例外，例如ADSP-21160 SHARC?處理器。PLL的接地引腳是標記的AGND，但直接連接到DSP的數字接地層。

　　作者:Hank Zumbahlen

　　Hank Zumbahlen 1989 年進入ADI 公司，最初擔任駐加州的現場應用工程師。在過去數年中，他還作為高級 應用工程師，參與了培訓和研討會發(fā)展工作。此前，他在Signetics(飛 利浦)擔任類似職位，還曾在多家公司擔任設計工程師，主要涉足測試 和測量領域。Hank 擁有伊利諾伊大學的電子工程學士學位 (BSEE)。他 是《線性電路設計手冊》(Newnes-Elsevier 2008)的作者。