Vivado設(shè)計套件提升設(shè)計生產(chǎn)力的九大優(yōu)勢

您的開發(fā)團(tuán)隊是否需要在極短的時間內(nèi)打造出既復(fù)雜又富有競爭力的新一代系統(tǒng)?賽靈思All Programmable器件可助您一臂之力，它相對傳統(tǒng)可編程邏輯和I/O，新增了軟件可編程ARM處理系統(tǒng)、可編程模擬混合信號(AMS)子系統(tǒng)和不斷豐富的高復(fù)雜度的IP，支持開發(fā)團(tuán)隊突破原有的種種設(shè)計限制。賽靈思有多種All Programmable器件可供用戶選擇，構(gòu)成這些器件的各種硅片組合使用賽靈思獨(dú)特的高性能3D堆疊硅片互聯(lián)技術(shù)彼此互聯(lián)。這些領(lǐng)先一代的All Programmable器件為用戶提供的功能，遠(yuǎn)超常規(guī)可編程邏輯所能及，為用戶開啟了一個全面可編程系統(tǒng)集成的新時代。

All Programmable抽象化與自動化有何意義?

其意義在于采用賽靈思All Programmable器件，用戶的開發(fā)團(tuán)隊可以用更少的部件實(shí)現(xiàn)更多系統(tǒng)功能，提升系統(tǒng)性能，降低系統(tǒng)功耗，減少材料清單(BOM)成本，同時滿足嚴(yán)格的產(chǎn)品上市時間要求。但如果不借助強(qiáng)大的硬件、軟件、系統(tǒng)設(shè)計工具和設(shè)計流程，則無法將這些優(yōu)勢交到您的設(shè)計團(tuán)隊的手中，您也不可能實(shí)現(xiàn)這些優(yōu)勢。賽靈思把所需的這些硬件、軟件和系統(tǒng)設(shè)計開發(fā)流程統(tǒng)稱為“All Programmable抽象化(All Programmable Abstraction)”。

All Programmable抽象化與自動化

在這種使用All Programmable抽象化進(jìn)行先進(jìn)的領(lǐng)先一代的硬件、軟件和系統(tǒng)開發(fā)過程中，起著核心作用的是賽靈思Vivado設(shè)計套件。Vivado設(shè)計套件是一種以IP和系統(tǒng)為中心的、領(lǐng)先一代的全新SoC增強(qiáng)型綜合開發(fā)環(huán)境，可解決用戶在系統(tǒng)級集成和實(shí)現(xiàn)過程中常見的生產(chǎn)力瓶頸問題。

就在同類競爭解決方案還在試圖通過擴(kuò)展過時且松散連接的分立工具來跟上片上集成的高速發(fā)展的時候，Vivado設(shè)計套件憑借業(yè)界最先進(jìn)的SoC增強(qiáng)型設(shè)計方法和算法，提供了獨(dú)特、高度集成的開發(fā)環(huán)境，為設(shè)計者帶來了設(shè)計生產(chǎn)力的極大提升。Vivado設(shè)計套件將硬件、軟件和系統(tǒng)工程師的生產(chǎn)力提升到了一個全新的水平。

以下九大理由，將讓您了解到Vivado設(shè)計套件為何能夠提供領(lǐng)先一代的設(shè)計生產(chǎn)力、簡便易用性，以及強(qiáng)大的系統(tǒng)級集成能力。

理由二：Vivado以可預(yù)測的結(jié)果提供穩(wěn)健可靠的性能和低功耗

出于納米級IC設(shè)計的物理原因，互聯(lián)已經(jīng)成為28nm及更高工藝節(jié)點(diǎn)的可編程邏輯器件架構(gòu)的性能瓶頸。Vivado設(shè)計套件采用先進(jìn)的布局布線算法，可突破該性能瓶頸，而且點(diǎn)擊鼠標(biāo)即可得到高性能結(jié)果。

Vivado設(shè)計套件的分析型布局布線算法能夠同步優(yōu)化包括時序、互聯(lián)使用和走線長度在內(nèi)的多重變量，提供可預(yù)測的設(shè)計收斂。同時，Vivado的實(shí)現(xiàn)引擎可保證在邏輯利用率高的大型器件上得到的結(jié)果和在器件利用率較低的設(shè)計上得到的結(jié)果一樣優(yōu)異。此外，在系統(tǒng)設(shè)計規(guī)模隨著系統(tǒng)功能的增加而逐步增大的情況下，Vivado既能保持高性能結(jié)果，還能提高各次運(yùn)行結(jié)果間的一致性。

如圖2所示，與同類競爭工具相比，Vivado設(shè)計套件可隨著利用率的提升提供更出色的性能，同時還能處理更大規(guī)模的設(shè)計。

注：如圖2所示，同類競爭工具的結(jié)果的平均變動要比使用Vivado設(shè)計套件得到的結(jié)果大四倍。另外，值得注意的是同類競爭解決方案在填滿器件時，可用性能下降了一半。與此形成鮮明對比的是，Vivado設(shè)計套件在受測的不同設(shè)計上得到的結(jié)果一致，性能保持穩(wěn)定。最后還需要注意是同類競爭解決方案不能處理Vivado設(shè)計套件能夠成功處理的大型系統(tǒng)。同類競爭解決方案很快就不堪重負(fù)。

圖2：以復(fù)制次數(shù)為標(biāo)準(zhǔn)的性能對比

Vivado降低系統(tǒng)功耗

Vivado設(shè)計套件提供了業(yè)界一流的系統(tǒng)功耗分析與優(yōu)化工具。從架構(gòu)或器件選擇階段開始，設(shè)計人員就可以運(yùn)用準(zhǔn)確且易用性無與倫比的Xilinx Power Estimator(XPE，賽靈思功耗評估器)電子數(shù)據(jù)表來確定系統(tǒng)功耗。設(shè)計人員不僅能夠通過XPE的快速 評估(Quick Estimate)和IP向?qū)лp松入門，而且還能夠簡單并排比較多種實(shí)現(xiàn)方案，幫助設(shè)計團(tuán)隊微調(diào)設(shè)置，以便地為各種場景精確建模。

當(dāng)設(shè)計進(jìn)入編譯階段，Vivado設(shè)計套件繼續(xù)提供準(zhǔn)確的功耗分析和估算。Vivado設(shè)計套件開箱即用，能夠在不給系統(tǒng)設(shè)計的時序造成負(fù)面影響的情況下自動降低設(shè)計的功耗。如果用戶還需要進(jìn)一步降低功耗，可以使用Vivado設(shè)計套件獨(dú)有功能，充分利用賽靈思7系列精細(xì)粒度時鐘門控技術(shù)，進(jìn)一步降低整個系統(tǒng)設(shè)計或部分設(shè)計的功耗。

這種Vivado設(shè)計套件實(shí)現(xiàn)的智能時鐘門控優(yōu)化技術(shù)能夠平均降低動態(tài)功耗18%，如圖3所示。

Vivado設(shè)計套件提供了一系列無與倫比功能與特性，可幫助用戶輕松完成對設(shè)計的分析工作。用戶可以甄別出功耗最大的模塊，從而明確從哪些模塊切入，高效而明顯降低系統(tǒng)功耗。所有這些功能都內(nèi)置在通用Vivado集成設(shè)計環(huán)境(IDE)中，所以設(shè)計團(tuán)隊僅借助一款統(tǒng)一的工具套件，就可一次性最小化系統(tǒng)功耗。

系統(tǒng)功耗是設(shè)計大多數(shù)產(chǎn)品時應(yīng)考慮的一個重要因素，Vivado設(shè)計套件提供的領(lǐng)先一代設(shè)計工具是對賽靈思All Programmable器件的有力補(bǔ)充和完善。

圖3：運(yùn)用智能時鐘門控優(yōu)化實(shí)現(xiàn)的動態(tài)功耗比率(按動態(tài)功耗降幅分類)

加快系統(tǒng)集成

理由四：使用Vivado高層次綜合生成基于C語言的IP

如今的無線、醫(yī)療、軍用和消費(fèi)類應(yīng)用均比以往更加尖端，使用的算法也比以往更加復(fù)雜。業(yè)界算法開發(fā)的金標(biāo)準(zhǔn)就是采用C、C++和SystemC高級編程語言。過去設(shè)計流程中需要經(jīng)過一個緩慢且容易出錯的步驟來將用C、C++或SystemC語言編寫的算法轉(zhuǎn)換為適合于綜合的Verilog或VHDL硬件描述。而現(xiàn)在Vivado設(shè)計套件系統(tǒng)版本中提供的Vivado高層次綜合功能可輕松地自動完成這一步驟。

您以往可能聽說過C語言級硬件綜合。不管您聽說過什么，C語言級算法綜合已成為系統(tǒng)級設(shè)計的捷徑。當(dāng)前有超過400名用戶正在成功利用Vivado高層次綜合(HLS)技術(shù)開發(fā)符合C、C++和SystemC語言規(guī)范的賽靈思All Programmable器件用IP硬核。

Vivado HLS通過下列功能，讓系統(tǒng)和設(shè)計架構(gòu)師走上IP硬核開發(fā)的捷徑：

● 算法描述、數(shù)據(jù)類型規(guī)格(整數(shù)、定點(diǎn)或浮點(diǎn))和接口(FIFO、AXI4、AXI4-Lite、AXI4-Stream)抽象化;

● 采用可提供最佳QoR(結(jié)果質(zhì)量)的基于指令的架構(gòu)感知型編譯器;

● 使用C/C++測試平臺仿真、自動化VHDL/Verilog仿真和測試臺生成功能加快模塊級驗證;

● 發(fā)揮整套Vivado設(shè)計套件的功能，將生成的IP硬核輕松嵌入基于RTL的設(shè)計流程中;發(fā)揮Vivado System Generator for DSP的功能，將生成的IP硬核輕松嵌入基于模型的設(shè)計;發(fā)揮Vivado IP集成器(Vivado IP Integrator)的功能，將生成的IP硬核輕松集成到基于模塊的設(shè)計。

這樣硬件設(shè)計人員就有更多時間投入到設(shè)計領(lǐng)域的探索中，即有更多時間評估備選架構(gòu)，找出真正理想的設(shè)計解決方案，輕松應(yīng)對各種嚴(yán)峻的系統(tǒng)設(shè)計挑戰(zhàn)。例如設(shè)計人員將行業(yè)標(biāo)準(zhǔn)的浮點(diǎn)math.h運(yùn)算與Vivado HLS結(jié)合使用，就能夠在實(shí)現(xiàn)較手動編碼的RTL更優(yōu)異的QoR的同時，讓線性代數(shù)算法的執(zhí)行速度呈數(shù)量級提高(10倍)，如表1所示。

表1：Vivado HLS實(shí)現(xiàn)的QoR

通過集成到OpenCV環(huán)境中的預(yù)先編寫、預(yù)先驗證的視覺與視頻功能，Vivado HLS還能加速基于賽靈思Zynq-7000 All Programmable SoC器件的系統(tǒng)的實(shí)時Smarter Vision算法的開發(fā)工作。此類系統(tǒng)使用運(yùn)行在Zynq SoC的雙核ARM處理系統(tǒng)上的軟件和位于Zynq SoC高性能FPGA架構(gòu)上的硬件來運(yùn)行這些算法(如圖6所示)。

圖6：Vivado HLS加快基于OpenCV的開發(fā)工作

圖字：

使用Vivado HLS Smarter Vision庫的各項功能，用戶借助硬件加速就能迅速實(shí)現(xiàn)復(fù)雜像素處理接口和基本視頻分析功能的實(shí)時運(yùn)行。

(如欲立即開始使用Vivado HLS，敬請下載《如何使用Vivado高層次綜合的FPGA設(shè)計》。這是一本以賽靈思對其主要客戶舉辦的培訓(xùn)為依據(jù)的綜合性用戶指南。該指南可快速向軟件工程師教授如何將軟件算法從處理器上移植到賽靈思All Programmable FPGA和SoC的可編程邏輯上，加快他們的代碼運(yùn)行速度。)