解析ADC不同類型數(shù)字輸出及挑戰(zhàn) ― 全方位學(xué)習(xí)模數(shù)轉(zhuǎn)換器(ADC)

ADC不同類型數(shù)字輸出深解

在當(dāng)今的模數(shù)轉(zhuǎn)換器(ADC)領(lǐng)域，ADC制造商主要采用三類數(shù)字輸出。這三種輸出分別是：互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)、低壓差分信號(hào)(LVDS)和電流模式邏輯(CML)。每類輸出均基于采樣速率、分辨率、輸出數(shù)據(jù)速率和功耗要求，根據(jù)其工作方式和在ADC設(shè)計(jì)中的典型應(yīng)用方式進(jìn)行了論述。本文將討論如何實(shí)現(xiàn)這些接口，以及各類輸出的實(shí)際應(yīng)用，并探討選擇和使用不同輸出時(shí)需要注意的事項(xiàng)。此外還會(huì)給出關(guān)于如何處理這些輸出的一般指南，并討論各類輸出的優(yōu)劣。

基本知識(shí)

使用數(shù)字接口時(shí)，無(wú)論何種數(shù)字輸出，都有一些相同的規(guī)則和事項(xiàng)需要考慮。首先，為實(shí)現(xiàn)最佳端接，接收器(FPGA或ASIC)端最好使用真正的電阻終端。接收器端的反射可能會(huì)破壞系統(tǒng)的時(shí)序預(yù)算。使用CMOS和LVDS輸出時(shí)，如果系統(tǒng)中有多個(gè)ADC，不要使用來(lái)自某個(gè)ADC的DCO(數(shù)據(jù)時(shí)鐘輸出)，否則可能導(dǎo)致時(shí)序錯(cuò)誤以及接收器不適當(dāng)?shù)夭蹲綌?shù)據(jù)。在兩個(gè)ADC之間需要保持精確時(shí)序的I/Q系統(tǒng)中，這點(diǎn)尤其要注意。即使兩個(gè)ADC位于同一封裝中，也需要針對(duì)各ADC使用適當(dāng)?shù)腄CO輸出，從而保持精確的時(shí)序關(guān)系。另一個(gè)需要注意的重要參數(shù)是數(shù)據(jù)格式。必須確保ADC和接收器采用同一數(shù)據(jù)格式(二進(jìn)制補(bǔ)碼或偏移二進(jìn)制)。此外，數(shù)據(jù)轉(zhuǎn)換速度也很重要。隨著數(shù)據(jù)速率提高，接收器能夠正確捕捉數(shù)據(jù)的距離減小，原因是互連和電纜帶寬限制，以及由此引起的符碼間干擾等問(wèn)題。這些只是為什么必須將互連視作傳輸線路的其中幾個(gè)原因。以這種方式處理互連并了解傳輸線路的特性很重要。當(dāng)數(shù)據(jù)速率提高時(shí)，以這種方式了解互連變得更加重要。必須確保導(dǎo)線尺寸正確，并且信號(hào)層與返回層之間的間距適當(dāng)。此外還必須選擇具有穩(wěn)定介電特性的電路板材料，使得走線特性在整個(gè)互連長(zhǎng)度上的波動(dòng)盡可能小。理想情況下，傳輸線路可以傳播到無(wú)窮遠(yuǎn)處，但在實(shí)際應(yīng)用中，這顯然是不可能的。集膚效應(yīng)、電介質(zhì)損耗和輻射損耗等因素全都會(huì)影響傳輸線路參數(shù)，降低信號(hào)質(zhì)量。因此，必須以正確的物理參數(shù)適當(dāng)設(shè)計(jì)傳輸線路，并且確保發(fā)送器與接收器的阻抗匹配。這樣做能夠節(jié)省電能，并將最高質(zhì)量的信號(hào)傳輸給接收器。

關(guān)于CMOS，我們所需要了解的

使用CMOS輸出時(shí)，有多個(gè)方面需要考慮。首先考慮邏輯電平的典型開(kāi)關(guān)速度(約1V/ns)、輸出負(fù)載(每個(gè)門(mén)約10pF)和充電電流(每路輸出約10mA)。應(yīng)當(dāng)采用盡可能小的容性負(fù)載，使充電電流最小。這可以利用盡可能短的走線僅驅(qū)動(dòng)一個(gè)門(mén)來(lái)實(shí)現(xiàn)，最好沒(méi)有任何過(guò)孔。此外還可以利用阻尼電阻來(lái)盡量降低充電電流。之所以必須將這些電流降至最小，是因?yàn)樗鼈儠?huì)迅速疊加。例如，一個(gè)四通道14位ADC的瞬態(tài)電流可能高達(dá)14 x 4 x 10 mA = 560 mA!串聯(lián)阻尼電阻有助于抑制如此大的瞬態(tài)電流，降低輸出瞬態(tài)效應(yīng)產(chǎn)生的噪聲，從而防止輸出在ADC中造成額外的噪聲和失真。

圖1. 帶阻尼電阻的CMOS輸出驅(qū)動(dòng)器。

阻尼電阻和容性負(fù)載的時(shí)間常數(shù)應(yīng)小于輸出數(shù)據(jù)速率周期的大約10%。例如，如果使用采樣速率為80 MSPS的ADC，各CMOS輸出端的容性負(fù)載為10 pF，則時(shí)間常數(shù)應(yīng)為12.5 ns的大約10%，即1.25 ns。因此，阻尼電阻R可以設(shè)置為100Ω，這個(gè)阻值很容易獲得，并且滿足時(shí)間常數(shù)條件。選擇更大的R值可能會(huì)降低輸出數(shù)據(jù)建立時(shí)間性能，并干擾接收器端正常的數(shù)據(jù)捕捉。ADC CMOS輸出端的容性負(fù)載只能是單門(mén)負(fù)載，無(wú)論如何都不應(yīng)直接連接到高噪聲數(shù)據(jù)總線。要連接到數(shù)據(jù)總線，應(yīng)使用一個(gè)中間緩沖寄存器，從而將ADC CMOS輸出端的負(fù)載降至最低。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會(huì)增大，導(dǎo)致更高的功耗。CML的優(yōu)點(diǎn)是：因?yàn)閿?shù)據(jù)的串行化，所以對(duì)于給定的分辨率，它需要的輸出對(duì)數(shù)少于LVDS和CMOS驅(qū)動(dòng)器。JESD204B接口規(guī)范所說(shuō)明的CML驅(qū)動(dòng)器還有一個(gè)額外的優(yōu)勢(shì)，因?yàn)楫?dāng)采樣速率提高并提升輸出線路速率時(shí)，該規(guī)范要求降低峰峰值電壓水平。

ADC設(shè)計(jì)挑戰(zhàn)：從高性能轉(zhuǎn)向低功耗

新的應(yīng)用需求不斷推動(dòng)模擬技術(shù)的發(fā)展：性能越來(lái)越高，集成度不斷提高。ADC產(chǎn)品作為模擬IC的重要成員，在符合上述發(fā)展的趨勢(shì)下，還存在自身的特點(diǎn)。

當(dāng)使用“巧克力”手機(jī)時(shí)，不用按鍵只用輕觸那泛著深紅色光的區(qū)域，你是否知道電容感應(yīng)技術(shù)改變了你的體驗(yàn);當(dāng)看到那小小的騎車機(jī)器人“村田頑童”可以前進(jìn)、倒退、爬坡并且停而不倒時(shí)，你是否知道其中使用了多種傳感器以檢測(cè)各個(gè)方向的傾斜角度和探測(cè)道路狀況;當(dāng)你驚嘆殘疾人可以自如地控制假肢完成復(fù)雜動(dòng)作時(shí)，你是否知道與假肢相連的探測(cè)器可以檢測(cè)人體肌肉的最細(xì)微運(yùn)動(dòng)從而實(shí)現(xiàn)對(duì)假肢的控制;也許你并沒(méi)有留意到用手機(jī)通話時(shí)顯示屏?xí)詣?dòng)關(guān)閉以便降低功耗，這是手機(jī)檢測(cè)到顯示屏被物體(例如耳朵)遮住時(shí)的操作……所有這些都表明：用戶體驗(yàn)推動(dòng)半導(dǎo)體和技術(shù)創(chuàng)新的進(jìn)步，并在同時(shí)對(duì)模擬IC的性能提出更高要求。

同時(shí)，電子器件的集成度越來(lái)越高，例如AD9271在單一芯片上集成了一個(gè)完整的8通道超聲接收器，其中的一個(gè)通道就包含低噪聲放大器(LNA)、可變?cè)鲆娣糯笃?VGA)、抗混疊濾波器(AAF)和12位 ADC。雖然集成是大趨勢(shì)，但是還需要考慮成本，客戶需要，技術(shù)要求，工藝發(fā)展等諸多因素。ADI大中國(guó)區(qū)資深業(yè)務(wù)經(jīng)理周文勝說(shuō)，“當(dāng)性能指標(biāo)要求特別高時(shí)，采用集成的方案并不明智;市場(chǎng)上需要什么樣的芯片，芯片供應(yīng)商就應(yīng)該為實(shí)現(xiàn)這個(gè)系統(tǒng)去做一些相應(yīng)的設(shè)計(jì)，ADI的‘智能分割’概念就是強(qiáng)調(diào)哪些功能模塊應(yīng)該集成，哪些功能模塊要分開(kāi)放，最終使設(shè)計(jì)達(dá)到最符合客戶的要求，也符合技術(shù)要求。把所有的芯片集成在一起，當(dāng)工藝都一樣時(shí)，整體BOM可以降低;但當(dāng)各芯片工藝不一樣時(shí)，如果硬要把它們集成在一起可能會(huì)造成整個(gè)BOM上升。”

模數(shù)轉(zhuǎn)換器(ADC)作為模擬IC的一種，也同樣順應(yīng)上述模擬IC的發(fā)展趨勢(shì)，但是它還遵循自身發(fā)展的規(guī)律。從最初的11位分辨率、50 kSps采樣速率和500 W功耗的SAR型ADC到現(xiàn)在的16位分辨率、1MSps采樣速率并且僅7 mW功耗的ADC AD7980， ADC的性能已經(jīng)取得了巨大進(jìn)步?，F(xiàn)有ADC存在7種結(jié)構(gòu)：falsh, half-flash, folding, SAR, pipelined, sigma-delta和未知結(jié)構(gòu)。其中piplined和未知結(jié)構(gòu)具有最佳的整體性能，所以它們非常適合例如無(wú)線收發(fā)器應(yīng)用和軍用等高性能要求的應(yīng)用;SAR ADC具有最寬的采樣速率，雖然它不是最快的，但由于低成本和低功耗使其很受歡迎。Sigma-delta ADC具有最高的分辨率，但是采樣速度較低，從kSps到MSps;而flash ADC由于其并行結(jié)構(gòu)具有最高采樣速率可達(dá)GSps，但是由于非線性使其分辨率限制在8位以內(nèi)。

在進(jìn)行ADC性能比較時(shí)通常使用品質(zhì)因數(shù)：P=2B×fs和F=(2B×fs)/Pdiss，其中B是SNR比特?cái)?shù)，fs是采樣速率;Pdiss是功耗。文獻(xiàn)1認(rèn)為，在開(kāi)發(fā)高功率效率的ADC設(shè)計(jì)上取得了顯著進(jìn)步，但是，ADC的分辨率和速度的乘積P在1993年~1999年的6年中幾乎沒(méi)有進(jìn)步。文獻(xiàn)[2]針對(duì)4家主要IC制造商(ADI, Maxim, NS和TI)的ADC產(chǎn)品的3個(gè)通用性能指標(biāo)(采樣速率、分辨率和功耗)分析后認(rèn)為：上述P并不是恒定的，而是在低采樣速率下部分P有一些改善;在高采樣速率下部分P有一定降低(見(jiàn)圖1)。

Sigma-delta和flash轉(zhuǎn)換器是上述7中結(jié)構(gòu)中僅有的F隨時(shí)間降低的兩種結(jié)構(gòu)。這兩種ADC針對(duì)特定要求，只有較窄的應(yīng)用范圍，它們都需要犧牲更多的功耗用于實(shí)現(xiàn)更高性能，這導(dǎo)致了F的降低。余下的SAR, pipelined等5種結(jié)構(gòu)滿足速度和分辨率的中等應(yīng)用要求，因而能獲得更高的F。二十多年來(lái)，ADC技術(shù)的發(fā)展一直被新應(yīng)用推動(dòng)，從而促進(jìn)P的增加。雖然UWB，OFDM和雷達(dá)系統(tǒng)等應(yīng)用推動(dòng)ADC性能極限發(fā)展，ADC設(shè)計(jì)的主要挑戰(zhàn)已經(jīng)從性能擴(kuò)展轉(zhuǎn)向降低功耗，這一挑戰(zhàn)在移動(dòng)通信和SDR應(yīng)用中尤為突出。