用于電池測試和化成的雙向同步PWM控制器

作者：時間：2016-09-23 來源：電子產(chǎn)品世界

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　　要獲得所需的主機時鐘同步頻率，請使用下式計算RFREQ (MASTER)值：

本文引用地址：http://2s4d.com/article/201609/310241.htm

　　其中：

　　RFREQ (MASTER)為用于設(shè)置主機頻率的電阻(單位為kΩ)。

　　fSET為開關(guān)頻率(單位為kHz)。

　　選擇從機的RFREQ

　　驅(qū)動VSCFG < 4.53 V時，ADP1974配置為從機。作為從機，ADP1974以施加于SYNC引腳的外部時鐘頻率工作。為確保正確同步，利用下式選擇RFREQ以將頻率設(shè)置為略低于主時鐘頻率的值：

　　RFREQ (SLAVE) = 1.11 × RFREQ (MASTER) (6)

　　其中：

　　RFREQ (SLAVE)為適當(dāng)縮放從機頻率的電阻值，1.11為用于同步的RFREQ從機與主機之比。

　　RFREQ (MASTER)為與施加于SYNC引腳的主時鐘頻率相對應(yīng)的電阻值。

　　從機頻率設(shè)置為略低于主機頻率，以便ADP1974的數(shù)字同步環(huán)路能夠與主機時鐘周期同步。從機可與高于從機時鐘頻率2%到20%的主機時鐘頻率同步。設(shè)置RFREQ (SLAVE)比RFREQ (MASTER)大1.11倍，可使同步環(huán)路大致在調(diào)整范圍的中心運行。

　　外部時鐘相移編程

　　如果從機不需要相移，各從機的SCFG引腳須接地。對于需要施加于從機SYNC引腳的同步時鐘的相移版本的器件，應(yīng)在SCFG和地之間連接一個電阻(RSCFG)來設(shè)置所需的相移。對于所需相移(φSHIFT)，為了確定RSCFG，首先應(yīng)計算從機時鐘頻率(fSLAVE)。

　　其中：

　　tDELAY為相位時間延遲(單位為μs)。

　　φSHIFT為所需相移。

　　最后，使用下式計算tDELAY：

　　RSCFG (kΩ) = 0.45 × RFREQ (SLAVE) (kΩ) + 50 × tDELAY (μs) (10)

　　其中：

　　RSCFG為所需相移(單位為kHz)的對應(yīng)電阻。RSCFG與tDELAY的關(guān)系曲線參見圖19。

　　使用相移特性時，應(yīng)將一個47 pF或更大的電容與RSCFG并聯(lián)。

　　或者，SCFG引腳也可利用一個電壓源來控制。使用獨立電壓源時，確保所有情況下VSCFG ≤ VREG。通過EN引腳或UVLO禁用ADP1974時，VREG = 0 V，必須相應(yīng)地調(diào)整電壓源以確保VSCFG ≤ VREG。

　　圖29顯示了ADP1974的內(nèi)部電壓斜坡。該電壓斜坡是一個精確控制的4 V p-p斜坡。

　　死區(qū)時間編程

　　要調(diào)整DH和DL同步輸出的死區(qū)時間，應(yīng)在DT和GND之間連接一個電阻(RDT)并用一個47 pF電容予以旁路。利用圖30選擇給定死區(qū)時間對應(yīng)的RDT，或利用下式計算RDT。要獲得單個RDT計算式，可將VDT和RDT的計算式合并。

　　圖30. DT引腳電阻(RDT)與死區(qū)時間(tDEAD)的關(guān)系

　　最大占空比編程

　　ADP1974的設(shè)計最大內(nèi)部占空比為97%(典型值)。在DMAX和地之間連接一個電阻，便可將最大占空比設(shè)置為0%到97%的任意值，計算公式如下：

　　圖31. RDMAX與占空比的關(guān)系，RFREQ = 100 kΩ，VCOMP = 5 V

　　ADP1974的最大占空比為97%(典型值)。如果DMAX電阻設(shè)置的最大占空比大于97%，ADP1974將默認使用內(nèi)部最大值。如果97%的內(nèi)部最大占空比對應(yīng)用足夠，應(yīng)將DMAX引腳接VREG或使其保持浮空。

　　DMAX引腳和接地層之間連接的CDMAX電容必須為47 pF或更大。

　　調(diào)整軟啟動周期

　　ADP1974具有可編程軟啟動功能，可防止啟動期間輸出電壓過沖。軟啟動圖參見圖22。利用下式計算使能開關(guān)前的延遲時間(tREG)：

　　舉個例子，一個采用20 V輸入和10 nF電容的設(shè)計將有1 ms的延遲和2.5 V/ms的斜坡率。

　　CSS電容不是ADP1974必需的。不使用CSS電容時，內(nèi)部5 μA(典型值)電流源立即將SS引腳電壓拉到VREG。不使用CSS電容時，ADP1974內(nèi)部便沒有軟啟動控制，系統(tǒng)可能會在啟動期間產(chǎn)生較大的輸出過沖和峰值電感尖峰。不使用CSS電容時，應(yīng)確保啟動期間的輸出過沖不能大到觸發(fā)打嗝限流。

　　PCB布局指南

　　為了實現(xiàn)較高的效率、良好的調(diào)節(jié)性能和出色的穩(wěn)定性，PCB布局布線必須合理設(shè)計。

　　設(shè)計PCB時，應(yīng)遵守下列原則(框圖見圖20，引腳配置見圖2)。

　　· VIN的低有效串聯(lián)電阻(ESR)輸入電源電容(CIN)應(yīng)盡可能靠近VIN和GND引腳，以使電路板寄生電感注入器件的噪聲最小。

　　· VREG的低ESR輸入電源電容(CVREG)應(yīng)盡可能靠近VREG和GND引腳，以使電路板寄生電感注入器件的噪聲最小。

　　· 用于SCFG、FREQ、DMAX和SS引腳的元件應(yīng)靠近相應(yīng)的引腳放置。將這些元件統(tǒng)一連接到模擬接地層，以便與GND引腳形成開爾文連接。

　　· 從COMP引腳到關(guān)聯(lián)器件(如AD8450)的走線應(yīng)盡可能短。此走線不應(yīng)放在開關(guān)信號附近，可能的話應(yīng)將其屏蔽起來。

　　· 任何用于SYNC引腳的走線或元件應(yīng)遠離敏感的模擬節(jié)點。使用外部上拉電阻時，最好在上拉電阻的電源和GND之間使用一個本地0.1 μF旁路電容。

　　· 從DH和DL引腳到外部元件的走線應(yīng)盡可能短，以使寄生電感和電容最小，避免影響控制信號。 DH和DL引腳是開關(guān)節(jié)點，其相關(guān)布線不應(yīng)靠近任何敏感的模擬電路。

　　· 使高電流走線盡量短、盡量寬。

　　· 將ADP1974的接地連接直接連到電流檢測電阻(RS)的接地連接。

　　· 通過一個20 kΩ電阻將CL直接連到RS。