基于FPGA+DSP的雷達(dá)回波發(fā)生器設(shè)計(jì)
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(4)數(shù)模轉(zhuǎn)換放大輸出。將處理得到的回波數(shù)字信號(hào)經(jīng)數(shù)模轉(zhuǎn)換、放大后得到雷達(dá)回波的模擬信號(hào)輸出。
DSP以其豐富的I/O資源實(shí)現(xiàn)系統(tǒng)的通信、控制、地址產(chǎn)生功能。FPGA與DSP通過(guò)EMIF連接實(shí)現(xiàn)FPGA與DSP之間數(shù)據(jù)交換；FPGA產(chǎn)生的數(shù)據(jù)送給DA芯片轉(zhuǎn)換成模擬信號(hào)后，經(jīng)放大器進(jìn)行兩級(jí)放大輸出。外部時(shí)鐘和板載晶振時(shí)鐘經(jīng)跳線選擇后送給時(shí)鐘管理芯片，再送給FPGA。外觸發(fā)經(jīng)CPLD與FPGA相連。CPLD與時(shí)鐘管理芯片相連，可通過(guò)編程CPLD配置時(shí)鐘管理芯片。
3 FPGA內(nèi)部邏輯電路設(shè)計(jì)
FPGA是系統(tǒng)的核心，實(shí)現(xiàn)信號(hào)的延時(shí)、多普勒調(diào)制、中頻調(diào)制以及噪聲加載等運(yùn)算任務(wù)。主要功能如下：
(1)數(shù)據(jù)接收存儲(chǔ)管理。FPGA接收從通用計(jì)算機(jī)經(jīng)RS-232串行接口送來(lái)的波形數(shù)據(jù)，分別存儲(chǔ)在其內(nèi)部的3個(gè)雙口RAM中。該RAM的容量為10 240×32 bit，受DSP和FPGA內(nèi)部邏輯控制，系統(tǒng)時(shí)鐘工作10 MHz時(shí)可存儲(chǔ)最大102.4 μs 16 bit正交基帶信號(hào)。雙口RAM是利用FPGA的內(nèi)嵌塊存儲(chǔ)器配置的。內(nèi)嵌塊存儲(chǔ)器是硬件存儲(chǔ)器，不占有任何邏輯資源，利用這些資源可以生成深度、位寬可配置的存儲(chǔ)邏輯[6]。
(2)延時(shí)計(jì)算。3個(gè)雙口RAM中的數(shù)據(jù)在延遲單元的控制下，在不同的延遲時(shí)刻輸出。具體的延遲時(shí)鐘周期由設(shè)定的目標(biāo)距離確定，相互關(guān)系為延時(shí)τ=2H/c，H為目標(biāo)距離，c為光速。
(3)多普勒調(diào)制以及中頻調(diào)制。目標(biāo)速度信息在硬件實(shí)現(xiàn)時(shí)，由DDS[7]產(chǎn)生頻率為fd的連續(xù)正弦和余弦信號(hào)作為復(fù)信號(hào)與復(fù)基帶信號(hào)相乘，fd=2ν/λ，ν為目標(biāo)與雷達(dá)相對(duì)速度，λ為雷達(dá)波長(zhǎng)。DDS模塊相位增量28 bit，頻率分辨率為fclk/228，幅度量化16 bit。調(diào)制中頻載波輸出時(shí)，由DDS產(chǎn)生中頻fc的連續(xù)正弦和余弦信號(hào)作為復(fù)信號(hào)與復(fù)基帶信號(hào)相乘。
(4)噪聲產(chǎn)生及加載。噪聲的產(chǎn)生應(yīng)用概率論知識(shí)，大量獨(dú)立同分布隨機(jī)變量之和近似服從高斯分布[8]。這里用30個(gè)均勻分布隨機(jī)序列相加來(lái)產(chǎn)生高斯分布隨機(jī)序列。均勻分布隨機(jī)序列采用反饋移位寄存器結(jié)構(gòu)，移位寄存器寬度19 bit，隨機(jī)序列循環(huán)周期219-1。
針對(duì)以上功能，F(xiàn)PGA內(nèi)部邏輯設(shè)計(jì)主要包括基帶信號(hào)產(chǎn)生、載波調(diào)制、噪聲產(chǎn)生及加載、串口通信及參數(shù)設(shè)置4個(gè)頂層模塊，如圖3所示。基帶信號(hào)產(chǎn)生模塊主要完成對(duì)存儲(chǔ)基帶信號(hào)的延遲，頻率調(diào)制，幅度控制及信號(hào)合成功能。載波調(diào)制模塊對(duì)同一基帶信號(hào)采用相同載波和16路不同的相位進(jìn)行上變頻。噪聲產(chǎn)生及加載模塊產(chǎn)生高斯分布隨機(jī)噪聲，并與目標(biāo)中頻信號(hào)相加送給DA輸出。串口通信及參數(shù)設(shè)置模塊完成DA板與控制界面通信并控制信號(hào)源運(yùn)行參數(shù)。本文引用地址：http://2s4d.com/article/195466.htm
4 系統(tǒng)測(cè)試結(jié)果
利用示波器、頻譜儀等可以對(duì)信號(hào)發(fā)生器產(chǎn)生的各種體制雷達(dá)的典型信號(hào)進(jìn)行測(cè)試實(shí)驗(yàn)。雷達(dá)各個(gè)參數(shù)以及目標(biāo)屬性設(shè)定如下：雷達(dá)體制為單脈沖跟蹤，雷達(dá)工作頻率10 GHz，信號(hào)形式為線性調(diào)頻，時(shí)寬10 μs，帶寬10 MHz，脈沖重復(fù)頻率2 kHz；目標(biāo)1屬性：距離23 km，速度80 m/s，幅度20 dbmw；目標(biāo)2屬性：距離20 km，速度50 m/s，幅度18 dbmw；目標(biāo)3屬性：距離15 km，速度30 m/s，幅度16 dbmw。用示波器對(duì)信號(hào)發(fā)生器輸出的基帶信號(hào)進(jìn)行測(cè)試，結(jié)果如圖4所示。從圖中可以明顯看出，信號(hào)的重復(fù)間隔時(shí)間為500 μs，與設(shè)定的脈沖重復(fù)頻率一致，且目標(biāo)間的距離以及幅度也與設(shè)定值一致。圖5為圖4的時(shí)域局部展開(kāi)圖。
將雷達(dá)信號(hào)形式改為13位巴克碼相位編碼信號(hào)，其他參數(shù)不變，測(cè)試的結(jié)果如圖6所示。
本文提出的雷達(dá)回波發(fā)生器可以根據(jù)給定的雷達(dá)參數(shù)和目標(biāo)屬性，實(shí)時(shí)產(chǎn)生DBF、SAR和單脈沖跟蹤3種雷達(dá)體制的多種雷達(dá)信號(hào)的回波，還可以加入高斯噪聲，對(duì)雷達(dá)目標(biāo)環(huán)境的模擬具有一定的真實(shí)性。其采用DSP+FPGA+D/A的結(jié)構(gòu)，對(duì)外具有豐富的接口，既可以當(dāng)作一塊獨(dú)立的板卡使用，也可以在CPCI機(jī)箱上作為標(biāo)準(zhǔn)板卡使用，滿足了通用性和靈活性的要求。由于使用了DSP和FPGA，加上豐富的底層軟件庫(kù)，可以提供良好的二次開(kāi)發(fā)空間。
評(píng)論