基于Matlab/DSP Builder多波形信號(hào)發(fā)生器的設(shè)計(jì)

　　1 引言

　　傳統(tǒng)的波形發(fā)生器多采用模擬分立元件實(shí)現(xiàn)，產(chǎn)生的波形種類要受到電路硬件的限制，體積大，靈活性和穩(wěn)定性也相對(duì)較差。采用FPGA器件直接實(shí)現(xiàn)多種波形信號(hào)發(fā)生器，配以相應(yīng)的外圍器件實(shí)現(xiàn)的波形發(fā)生器具有設(shè)計(jì)簡(jiǎn)單、外圍電路少、頻率穩(wěn)定性高、可靠性高、輸出波形穩(wěn)定、現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)，因而在現(xiàn)代電子設(shè)計(jì)中，常常采用FPGA器件來(lái)實(shí)現(xiàn)多種波形信號(hào)發(fā)生器，利用FPGA實(shí)現(xiàn)多種波形信號(hào)發(fā)生器的方法也很多，但其設(shè)計(jì)方法均過(guò)于復(fù)雜，要求設(shè)計(jì)人員對(duì)VHDL 語(yǔ)言要相當(dāng)熟悉，才能編寫(xiě)相應(yīng)的程序。采用Matlab/DSP Builder建立模型來(lái)實(shí)現(xiàn)多種波形信號(hào)發(fā)生器，其設(shè)計(jì)簡(jiǎn)單，不需要編程，也能根據(jù)需要設(shè)計(jì)出相應(yīng)的多波信號(hào)發(fā)生器[1][2][4][6]。

　　2、多波信號(hào)發(fā)生器的數(shù)學(xué)模型

　　2.1 鋸齒波的產(chǎn)生

　　在Matlab/Simulink下，有一模塊名叫Increment Decrement模塊，由于Increment Decrement模塊隨著時(shí)間的變化而不斷的從0計(jì)數(shù)到255 ，到了255后清0，接著又從0開(kāi)始計(jì)數(shù)這樣周期性的產(chǎn)生鋸齒波。

　　2.2 正弦波的產(chǎn)生

　　利用Increment Decrement不斷計(jì)數(shù)，根據(jù)計(jì)數(shù)找到查找表的地址取出里面的值，正弦函數(shù)的調(diào)用格式為Sin（【起始值：步進(jìn)值：結(jié)束值】），該模塊為一個(gè)輸入為6位輸出值為8位的正弦查找表模塊。

　　2.3 方波的產(chǎn)生

　　由于產(chǎn)生的正弦波的值從0到255，我們可以使用一個(gè)比較器進(jìn)行比較，根據(jù)比較值的大小產(chǎn)生占空比不同的方波，此處我們?cè)O(shè)置一個(gè)值為127的常數(shù)，當(dāng)輸出正弦波的值大于等于127的時(shí)候比較器的值為1，反之為0。比較器輸出的值可以進(jìn)行放大，比如放大127倍。這樣即可生成方波。

　　2.4 三角波的產(chǎn)生

　　同理利用比較器的性質(zhì)跟Increment Decrement模塊輸出的值進(jìn)行比較，當(dāng)Increment Decrement模塊輸出的值小于等于127時(shí)比較器模塊10為1，然后再與Increment模塊相乘，相乘的結(jié)果為127到0；當(dāng) Increment Decrement模塊輸出的值大于127時(shí)比較器模塊9為0，與Increment模塊相乘，相乘的結(jié)果為0到127；以上兩者進(jìn)行相加后在經(jīng)過(guò)一個(gè)絕對(duì)值變化器，就可以產(chǎn)生的很好的波形。根據(jù)以上分析其建立的模型如圖1所示[5]。

　　3、用ModelSim進(jìn)行RTL級(jí)的VHDL仿真

　　3.1 多波信號(hào)發(fā)生器的模型文件MDL轉(zhuǎn)換成VHDL

　　在Simulink中完成仿真驗(yàn)證后，就需要把設(shè)計(jì)轉(zhuǎn)到硬件上加以實(shí)現(xiàn)。這是整個(gè)DSP Builder設(shè)計(jì)流程中最為關(guān)鍵的一步，在這一步，可以獲得針對(duì)特定FPGA芯片的VHDL代碼。雙擊多波信號(hào)發(fā)生器數(shù)學(xué)模型中的 SignalCompiler模塊，然后再在彈出的對(duì)話框中分別點(diǎn)擊“Convert MDL to VHDL”、“Synthesis”和“Quartus II”，這樣就可以把多波信號(hào)發(fā)生器的數(shù)學(xué)模型文件轉(zhuǎn)換成特定的VHDL代碼。

　　3.2 用ModelSim進(jìn)行RTL級(jí)的VHDL仿真