基于CPLD/FPGA的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)

采用VHDL語言可以實(shí)現(xiàn)計(jì)數(shù)器的下降沿觸發(fā)翻轉(zhuǎn),并且CPLD/FPGA具有可并行執(zhí)行的特性,可以保證兩種不同的觸發(fā)翻轉(zhuǎn)以及分頻時(shí)鐘輸出保持同步,所以上述分頻方法可以基于CPLD/FPGA予以實(shí)現(xiàn)。

綜合上述分析,實(shí)現(xiàn)多功能分頻器功能的設(shè)計(jì)框圖如圖4所示。

多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)

本設(shè)計(jì)使用第三方EDA開發(fā)工具Protel DXP。該開發(fā)工具支持層次原理圖及VHDL語言混合設(shè)計(jì)并能進(jìn)行編譯、時(shí)序和功能仿真,支持Xilinx、Altera、Lattice等公司的系列 CPLD/FPGA器件,并且具有設(shè)計(jì)直觀、層次性好等優(yōu)點(diǎn)。在設(shè)計(jì)中采用兩級(jí)原理圖和底層VHDL語言三級(jí)結(jié)構(gòu)來實(shí)現(xiàn),使整個(gè)的設(shè)計(jì)以功能模塊化,便于程序修改、功能升級(jí)和分頻系數(shù)的設(shè)定。對(duì)于分頻值的設(shè)定采取了軟件設(shè)定的方法,即只需在VHDL語言程序中按照自己的需求對(duì)相應(yīng)的參數(shù)作修改、設(shè)定,而且設(shè)定值的取值靈活。頂層原理圖、次級(jí)原理圖分別如圖5、6。

本次設(shè)計(jì)CK延時(shí)3ns后設(shè)值為111,即功能模塊全部選中工作;偶數(shù)倍分頻模塊中模N計(jì)數(shù)器N設(shè)置為2,實(shí)現(xiàn)四分頻;奇數(shù)倍分頻模塊中模2N+1計(jì)數(shù)器 N設(shè)置為1實(shí)現(xiàn)三分頻,占空比X設(shè)置為1即分頻系數(shù)為1/3,模M計(jì)數(shù)器M值設(shè)置為2實(shí)現(xiàn)2M*(2N+1)=12分頻;N-0.5倍分頻模塊中N設(shè)置為 3,實(shí)現(xiàn)2.5分頻。從方針波形中可以看出,實(shí)現(xiàn)了通用多功能分頻器。若要得到其他值,只需修改相應(yīng)功能模塊的VHDL語言中的相關(guān)的參數(shù),再進(jìn)行編譯、綜合適配、下載即可。