基于FPGA的寬帶數字接收機變帶寬數字下變頻器設計

　　窄帶濾波器組模塊基于傳統數字下變頻結構，其內部框圖如圖3所示。為了實現濾波器組處理帶寬可變，HB及FIR濾波器的濾波器系數均可變，并且CIC濾波器的抽取因子可以在2~32范圍內靈活選擇，FIR濾波器輸出后也可選擇直接輸出至下級或者2倍抽取后輸出至下級。這樣窄帶濾波器組總的抽取因子可在4~128范圍內變化，即可根據信號處理帶寬使輸出數據率在25 MS/s~0.781 25 MS/s之間靈活改變，實現窄帶VB-DDC的功能。

　　3 多相濾波結構的寬帶濾波器

　　在本設計中，當信號帶寬大于1 MHz時，由寬帶濾波器處理。AD采樣率100 MS/s時，設計寬帶濾波器：通帶0.5 MHz，阻帶起始頻率1.8 MHz，通帶波紋0.1 dB，阻帶抑制比為84 dB，調用MATLAB中函數firpm設計濾波器，計算所需的濾波器階數為266。

　　為了實現266階的FIR濾波器，采用基于多相濾波的乘法器時分復用結構。多相因子取38，抽取因子取7。

　　數據排序分組原理如圖4所示，其中FIFO1~FIFO38的38個獨立的存儲器用38個深度為7、位寬為18的FIFO實現。FIFO的個數由多相因子決定，為了實現處理帶寬可變，輸出信號數據率可變，抽取因子可在1~7之間選擇，FIFO的深度由抽取因子決定，可在1~7之間配置。由L1~L38輸出的數據應乘以對應的濾波器系數，然后將這38個乘積累加，則可得到多相濾波的輸出，如圖5所示。

　　MATLAB產生266階原型低通濾波器系數，通過參數配置模塊在DDC開始工作前存入RAM中，在參數配置模塊中有專門的RAM寫操作控制邏輯。由于抽取因子可在1~7之間靈活配置，則濾波器總的階數可在138~738，即38~266之間變化，所以RAM中預存的濾波器系數應根據濾波器實際階數靈活配置，多余的RAM存儲空間置零。