數(shù)頻率校正的FPGA實(shí)現(xiàn)
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2 CORDIC算法的FPGA實(shí)現(xiàn)
用FPGA實(shí)現(xiàn)CORDIC算法，最常用的方法有迭代算法和基于流水線的算法。CORDIC迭代算法只有一級(jí)迭代單元，在系統(tǒng)時(shí)鐘的驅(qū)動(dòng)下，可將迭代單元的輸出作為本級(jí)的輸入，并通過同一級(jí)迭代完成計(jì)算。迭代算法的硬件開銷很小，但完成一次CORDIC運(yùn)算需要多個(gè)時(shí)鐘周期，其運(yùn)算速度相對(duì)較慢。
在CORDIC流水線結(jié)構(gòu)算法中，每一級(jí)CORDIC迭代運(yùn)算都使用單獨(dú)的運(yùn)算單元，當(dāng)流水線填滿之后，每個(gè)時(shí)鐘周期都馬上會(huì)計(jì)算出一組結(jié)果，所以計(jì)算速度很快。
雖然流水線結(jié)構(gòu)算法的計(jì)算速度很快，但其精度會(huì)受到流水線級(jí)數(shù)的限制。而要提高精度，就必須增加流水線級(jí)數(shù)，從而增大硬件開銷，因此，流水線級(jí)數(shù)的選擇要兼顧速度和精度的要求。
3 實(shí)現(xiàn)方案與仿真結(jié)果
3．1 實(shí)現(xiàn)方案
CORDIC算法的流水線流程圖如圖2所示，該方法采用7級(jí)流水線，故可大大提高計(jì)算速度。本文引用地址：http://2s4d.com/article/191478.htm
3．2 仿真結(jié)果
基于CORDIC算法的正余弦信號(hào)發(fā)生器的仿真結(jié)果如圖3所示，由圖3可見，該算法可以實(shí)現(xiàn)標(biāo)準(zhǔn)的正弦波和余弦波，并可直接作為頻偏校正單元。
4 結(jié)束語
本文通過對(duì)CORDIC算法的工作原理進(jìn)行分析，給出了基于CORDIC算法和FPGA實(shí)現(xiàn)數(shù)字頻率校正的實(shí)現(xiàn)方案。仿真結(jié)果證明，該方法可以實(shí)現(xiàn)標(biāo)準(zhǔn)的正弦波和余弦波信號(hào)，可以直接作為頻偏校正單元來對(duì)數(shù)字頻率信號(hào)進(jìn)行校正。
評(píng)論