使用Virtex-5 FPGA實(shí)現(xiàn)LTE仿真器

作者：時(shí)間：2010-12-16 來源：網(wǎng)絡(luò)

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中頻數(shù)據(jù)隨后進(jìn)入下行鏈路FPGA，由該FPGA將其轉(zhuǎn)換為基帶并進(jìn)行過濾。即便芯片速率保持在245.76MHz，多相抽取濾波器仍能以30.72MHz的符號(hào)率進(jìn)行奈奎斯特FIR濾波、頻譜鏡像抑制和數(shù)據(jù)率降低等操作。

FPGA輸入數(shù)據(jù)流看上去像數(shù)據(jù)流，而非一系列的OFDM符號(hào)。同步函數(shù)對(duì)數(shù)據(jù)流進(jìn)行適當(dāng)?shù)那蟹?，從而描繪出OFDM符號(hào)。（要實(shí)現(xiàn)這一點(diǎn)，同步線路必須使用多個(gè)相關(guān)器在深度抽取的輸入數(shù)據(jù)中檢測(cè)出Zadoff-Chu主同步信號(hào)，隨即才能獲取OFDM符號(hào)。）最后，在刪除循環(huán)前綴后，以FFT轉(zhuǎn)換獲得的最終數(shù)據(jù)則通過EMIF接口傳遞到另一個(gè)DSP。下行鏈路包含兩個(gè)以串行RapidIO接口連接在一起的DSP。這兩個(gè)DSP的作用是進(jìn)行頻率校正、信道估計(jì)、均衡和MIMO解碼。然后由這兩個(gè)DSP在MAC層互連之前，進(jìn)行數(shù)據(jù)通道和控制通道抽取、Viterbi和Turbo解碼、去交織和解擾。

在上行鏈路側(cè)，由第三個(gè)FPGA負(fù)責(zé)上行鏈路和下行鏈路FPGA之間的回送測(cè)試，確保SDR模板符合CPRI/OBSAI標(biāo)準(zhǔn)。

我們的設(shè)計(jì)小組廣泛使用賽靈思Core GeneratorTM IP核來生成濾波器、DDS、FFT、Block RMA、FIFO 和MACC功能，把DSP48E和DCM用于設(shè)計(jì)中的時(shí)鐘去歪斜部分。這種大規(guī)模例化方法在縮短開發(fā)時(shí)間的同時(shí)，還能夠提供緊湊設(shè)計(jì)方案。圖3為“上行鏈路FPGA”實(shí)現(xiàn)反向FFT、循環(huán)前綴插入、濾波、IF上變頻轉(zhuǎn)換以及其他時(shí)分雙工和PRACH處理所需的操作。該系統(tǒng)將同一信號(hào)發(fā)送至兩個(gè)DAC以備冗余。

因?yàn)檫@個(gè)項(xiàng)目的市場(chǎng)投放時(shí)間要求非常緊迫，我們對(duì)其功能劃分進(jìn)行了精心分析。FPGA應(yīng)該容納甚至更多的LTE功能，不過我們的設(shè)計(jì)目標(biāo)在于尋求系統(tǒng)中FPGA與DSP部分間的平衡。

FPGA設(shè)計(jì)策略

該項(xiàng)目的市場(chǎng)投放時(shí)間要求非常緊迫，因此我們對(duì)FPGA和DSP之間的功能劃分進(jìn)行了精心的分析。值得注意的是，F(xiàn)PGA應(yīng)能夠支持更多的LTE功能，不過我們的設(shè)計(jì)目標(biāo)之一是尋求系統(tǒng)中FPGA與DSP部分間的平衡。

圖3 “上行鏈路FPGA”

FPGA時(shí)鐘頻率是設(shè)計(jì)中較為困難的一環(huán)。在像調(diào)制系統(tǒng)這樣的大型設(shè)計(jì)中采用245.76MHz的時(shí)鐘速率是項(xiàng)艱巨的任務(wù)。我們?cè)O(shè)計(jì)小組需要考慮許多問題，比如功耗、設(shè)計(jì)約束、布局布線等。盡管如此，由于ISE®設(shè)計(jì)套件可提供各個(gè)設(shè)計(jì)迭代的穩(wěn)定高質(zhì)量結(jié)果，過采樣因子（FPGA時(shí)鐘頻率與OFDM符號(hào)頻率之比）為8，能夠讓諸如濾波器和FFT轉(zhuǎn)換這樣的設(shè)計(jì)項(xiàng)目在盡量少的條件下滿足所需的LTE功能。ISE軟件也幫助我們實(shí)現(xiàn)了合適的同步電路面積。我們?cè)O(shè)計(jì)的關(guān)鍵在于在上行鏈路中采用射頻卡架構(gòu)（而非存在I/Q不平衡缺點(diǎn)的直接轉(zhuǎn)換法）來接收來自中頻的FPGA數(shù)據(jù)。通過使用賽靈思直接數(shù)字頻率合成器(direct digital synthesizer)，18位正弦/余弦波可用作復(fù)雜調(diào)制工作的理想載波，并可用在傳輸無線電信號(hào)上測(cè)得的誤差矢量幅度予以確認(rèn)。由于采用了賽靈思Virtex-5 FPGA和TI的DSP技術(shù)，LSU UeSIM LTE仿真器已經(jīng)成為蜂窩網(wǎng)絡(luò)最先進(jìn)的載荷-應(yīng)力解決方案測(cè)試設(shè)備，能為SDR系統(tǒng)提供強(qiáng)大、靈活和可擴(kuò)展的解決方案。

圖4為前端“下行鏈路FPGA”進(jìn)行IF下變頻轉(zhuǎn)換、多相抽取濾波、同步、循環(huán)前綴刪除和直接FFT等操作。該系統(tǒng)使用了兩個(gè)鏈路來支持TDD和FDD模式的MIMO操作。