基于FPGA的視頻采集與顯示模塊設(shè)計 作者： 時間：2011-03-09 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 3 參數(shù)設(shè)置 本系統(tǒng)采用640×480 像素顯示， 刷新率為60Hz模式， 像素時鐘為25MHz。在VGA水平時序中， 每行包括800像素點， 其中640為有效顯示脈沖， 160為行消隱區(qū)； 而在VGA垂直時序中， 每場525行， 其中480有效， 45行為場消隱。其具體參數(shù)如下： 4 結(jié)束語 本文介紹的圖像采集和顯示模塊設(shè)計簡單，成本較低。由于其用高效硬件描述語言構(gòu)成， 故其處理效率高， 具有很好的實用特性。 上一頁 1 2 3 4 下一頁
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