一種基于SoPC的FPGA在線測試方法
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5 系統(tǒng)驗證
5．1 系統(tǒng)測試條件
本次測試中FPGA芯片為Altera公司的CycloneIII EP3C120F484C8，系統(tǒng)時鐘為50 MHz，使用的JTAG傳輸線纜為USB Blaster，NiosⅡ為經(jīng)濟模式，自定義DMA讀、寫外設內(nèi)部FIFO均為2 K×16 b，NiosⅡ數(shù)據(jù)存儲器On-Chip RAM大小為60 KB，使用Host-Base File System組件，在NiosⅡ工程屬性中選中“Reduced device drivers”，經(jīng)過NiosⅡIDE編譯后代碼占用程序存儲空間為50 KB。
5．2 測試數(shù)據(jù)傳輸測試
在FPGlA目標系統(tǒng)測試數(shù)據(jù)上傳至PC的測試中，在FPGA內(nèi)部用verilog語言編寫了一個數(shù)據(jù)源模塊，數(shù)據(jù)源輸出為2～8 000的計數(shù)值，數(shù)據(jù)寬度為16位，在數(shù)據(jù)8 000輸出時，數(shù)據(jù)包結束信號有效，這樣既可以驗證FIFO滿中斷的情況又可以驗證數(shù)據(jù)包結束中斷的情況。測試數(shù)據(jù)源首、尾部的SignalTapⅡ測試波形如圖4所示。在NiosⅡIDE，通過把pritnf()函數(shù)輸出的調(diào)試信息自動存放到一個文本文件中，刪去首、尾的調(diào)試信息即得到有效數(shù)據(jù)文件。文本文件數(shù)據(jù)結果如圖5所示，其中數(shù)字后面的小黑塊代表換行符，從結果看，此方法實現(xiàn)了測試數(shù)據(jù)的正確上傳(注：由于測試數(shù)據(jù)太長，文中只給出數(shù)據(jù)的首部和尾部的截圖)。本文引用地址：http://2s4d.com/article/191263.htm
5．3 激勵數(shù)據(jù)傳輸測試
在激勵數(shù)據(jù)傳輸測試時激勵數(shù)據(jù)為存儲于PC機上的計數(shù)值為1～2048二進制流文件，數(shù)據(jù)寬度為16位，通過加入Host-Base File System組件調(diào)用fopen()與fread()函數(shù)完成數(shù)據(jù)的讀出，當查詢DMA寫從設備未滿時發(fā)起DMA傳輸，圖6是外部邏輯讀DMA寫從設備中FIFO的Signal Tap II測試波形圖。從圖中的結果看，數(shù)據(jù)讀出為1～2 048，實現(xiàn)了激勵數(shù)據(jù)的正確下載。
6 結語
本文提出了一種基于SoPC的FPGA在線測試方法，這種在線測試方法可以把存儲在FPGA片上FIFO的測試數(shù)據(jù)通過JTAG接口上傳至PC機并寫入文件，也可以把存儲在PC機上的激勵文件通過JTAG接口下載到FPGA的片上FIFO。相比Altera已有的在線測試方法，此方法采用DMA操作，具有較高的數(shù)據(jù)吞吐量；采用NiosⅡ控制測試／激勵數(shù)據(jù)的傳輸，無需手動操作；采集過程的控制由C語言編寫，簡單易用；使用PC機上的激勵文件或者把測試數(shù)據(jù)存儲為PC機上的文件，可以使用其它分析工具(如Matlab)產(chǎn)生激勵文件或者對測試數(shù)據(jù)文件進行分析；另外，此方法對測試數(shù)據(jù)的采樣深度沒有限制。因此，這種在線測試方法具有廣泛的應用前景。
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