優(yōu)化FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)
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如果只有個(gè)數(shù)不多的數(shù)據(jù)相加時(shí)，采用CSA器件不管是在電路面積和時(shí)序特性上都沒(méi)有優(yōu)勢(shì)。但當(dāng)多個(gè)數(shù)據(jù)相加時(shí)，CSA加法器就能在電路面積和時(shí)序特性上體現(xiàn)出它的優(yōu)越性。樹(shù)型加法器結(jié)構(gòu)的關(guān)鍵特性在于利用不規(guī)則的樹(shù)形結(jié)構(gòu)對(duì)所有的準(zhǔn)備好輸入數(shù)據(jù)的運(yùn)算及時(shí)并行處理，大大節(jié)省了計(jì)算延時(shí)，尤其是在多個(gè)數(shù)相加的情況下；缺點(diǎn)是其邏輯結(jié)構(gòu)形式不規(guī)整，在VLSI設(shè)計(jì)中對(duì)布局布線的影響較大。本文用CSA加法器為單元組成樹(shù)型結(jié)構(gòu)，設(shè)計(jì)出一種如圖4所示的快速加法器結(jié)構(gòu)。由CSA加法器樹(shù)組成的樹(shù)型加法器中調(diào)用5個(gè)CSA加法器和一個(gè)普通加法器。R(0)～R(15)為前一級(jí)乘法器的16個(gè)輸出。在整個(gè)加法過(guò)程中，CSA加法器在電路實(shí)現(xiàn)上本身就具備快速、面積小的特點(diǎn)，再加上樹(shù)型結(jié)構(gòu)的特點(diǎn)，使整個(gè)加法器在實(shí)現(xiàn)速度上進(jìn)一步提升。同時(shí)整個(gè)加法過(guò)程能夠滿足最嚴(yán)格的時(shí)序要求，因?yàn)镃SA電路只在最后的時(shí)間內(nèi)執(zhí)行進(jìn)位加法，也就是由構(gòu)成樹(shù)的最后一級(jí)的Normal Adder(進(jìn)位加法器)執(zhí)行進(jìn)位加法。通常在大部分的應(yīng)用上會(huì)有一段足夠的時(shí)間允許執(zhí)行進(jìn)位加法的時(shí)間延遲。本文引用地址：http://2s4d.com/article/191217.htm
4 結(jié)語(yǔ)
本文以FIR在FPGA中的實(shí)現(xiàn)結(jié)構(gòu)為基礎(chǔ)，研究了提高乘法器性能的途徑，并實(shí)現(xiàn)了Booth算法的乘法器，此算法保證高速的前提下，縮小了硬件規(guī)模，使得該乘法器的設(shè)計(jì)適合工程應(yīng)用及科學(xué)計(jì)算，在加法器實(shí)現(xiàn)上提出了一種結(jié)合了CSA加法器和樹(shù)型結(jié)構(gòu)的新型實(shí)現(xiàn)結(jié)構(gòu)。利用以上兩部分，成功設(shè)計(jì)了一個(gè)16階FIR濾波器，并且達(dá)到了高速的目的，但在實(shí)現(xiàn)面積上還有待優(yōu)化。
評(píng)論