JPEG2000中5／3離散小波多層變換FPGA實(shí)現(xiàn)研究
作者：
時(shí)間：2011-07-22
來(lái)源：網(wǎng)絡(luò)
收藏
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對(duì)面交流
海量資料庫(kù)查詢(xún)
3．2 地址生成模塊的設(shè)計(jì)
對(duì)于做三層的離散小波變換，每層對(duì)RAM的(行／列)讀／寫(xiě)地址都不相同，所以在地址生成模塊中分別做了三層各自的地址模塊，每個(gè)單層地址模塊產(chǎn)生2路讀地址信號(hào)、2路寫(xiě)地址信號(hào)和1路寫(xiě)地址使能信號(hào)。首先產(chǎn)生行變換的讀／寫(xiě)地址，在行變換完成之后產(chǎn)生列變換的讀／寫(xiě)地址，在列變換完成之后，給出一個(gè)EndOfBlock信號(hào)返回給圖4中的Control模塊。由Control模塊控制分層地址模塊的使能以及Select模塊選擇有效地址信號(hào)輸出，并且通過(guò)對(duì)讀地址計(jì)算算法的調(diào)度，實(shí)現(xiàn)分裂和邊界延拓功能，不需要另外設(shè)計(jì)單獨(dú)的處理模塊，地址生成模塊的總體框圖如圖4所示。
4．功能仿真及FPGA測(cè)試驗(yàn)證
該設(shè)計(jì)采用了流水線(xiàn)技術(shù)即通過(guò)插入寄存器，使得一組輸入數(shù)據(jù)的計(jì)算分布在同一個(gè)時(shí)鐘周期中，從而提高資源利用率，增加電路的數(shù)據(jù)處理量，提高了性能，在此用Verilog HDL描述實(shí)現(xiàn)。
4．1 功能仿真
在ModelSim的測(cè)試模塊中設(shè)置時(shí)鐘為100 MHz，圖5為部分仿真結(jié)果，輸入數(shù)據(jù)在經(jīng)過(guò)3個(gè)時(shí)鐘周期后計(jì)算出LH分量輸出。由此可見(jiàn)，一維小波變換模塊的設(shè)計(jì)符合JPEG 2000標(biāo)準(zhǔn)規(guī)定，結(jié)果正確。本文引用地址：http://2s4d.com/article/191091.htm
評(píng)論