基于CPLD／FPGA的多串口設(shè)計(jì)與實(shí)現(xiàn)
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2)寫控制器
寫控制器的ad_cnt端接收到RXD接收器的reg_flag負(fù)脈沖信號(hào)后，對(duì)地址寄存器進(jìn)行加‘1’操作，并將新的地址狀態(tài)送至雙端口RAM的地址總線a0～a2。同時(shí)，reg_flag負(fù)脈沖觸發(fā)寫控制器對(duì)clk時(shí)鐘計(jì)數(shù)，向雙端口RAM產(chǎn)生cs片選信號(hào)和wr寫控制信號(hào)，將RXD接收器d0～d7的數(shù)據(jù)寫入雙端口RAM地址線所對(duì)應(yīng)的存儲(chǔ)單元中。
3)雙端口RAM
通過一系列時(shí)序信號(hào)的組合，RXD接收器接收的數(shù)據(jù)將暫存到雙端口RAM中。本設(shè)計(jì)中，雙端口RAM直接調(diào)用的Quartus8．0存儲(chǔ)器子庫中的LPM_RAM_DP元件。
2．2 發(fā)送模塊
發(fā)送部分由4路并行的TXD發(fā)送器、2-4譯碼器和4輸入或門組成，如圖4所示。4路TXD發(fā)送器共用時(shí)鐘信號(hào)clk、數(shù)據(jù)端d0～d7、發(fā)送啟動(dòng)端load；每個(gè)發(fā)送器均有單獨(dú)sf、cs、txd引腳，其功能分別為：發(fā)送狀態(tài)標(biāo)志、TXD發(fā)送器選擇、串行數(shù)據(jù)輸出。TXD發(fā)送器的cs端分別與2-4譯碼器的輸出腳相連，譯碼器的輸入端a0～a1即構(gòu)成發(fā)送部分的地址線；發(fā)送器的sf端經(jīng)過4輸入或門輸出，構(gòu)成發(fā)送部分的發(fā)送狀態(tài)標(biāo)志。本文引用地址：http://2s4d.com/article/191085.htm
在通訊過程中，load腳接收到CPU的控制信號(hào)后，根據(jù)地址線a0～a1的組合選擇相應(yīng)的TXD發(fā)送器，將數(shù)據(jù)總線d0～d7上的數(shù)據(jù)通過txd腳逐位輸出，通過串行總線發(fā)送至接收設(shè)備。一個(gè)字節(jié)發(fā)送完成后，發(fā)送狀態(tài)端sf置‘0’，CPU可檢測(cè)sf端的電平狀態(tài)，以判斷數(shù)據(jù)是否發(fā)送完成，也可以利用sf引腳的狀態(tài)觸發(fā)CPU中斷，完成多個(gè)數(shù)據(jù)的連續(xù)發(fā)送。發(fā)送器的程序與接收器相匹配，在此不再闡述。
2．3 波特率發(fā)生器
UART的接收和發(fā)送按照相同的波特率進(jìn)行數(shù)據(jù)傳送。波特率發(fā)生器分別給接收部分和發(fā)送部分提供時(shí)鐘信號(hào)，并且接收的波特率時(shí)鐘是發(fā)送的16倍，利用16倍波特率時(shí)鐘對(duì)串行數(shù)據(jù)進(jìn)行高速采樣，以確保接收數(shù)據(jù)的準(zhǔn)確性。為實(shí)現(xiàn)與不同傳輸速率的串行設(shè)備通信，波特率發(fā)生器對(duì)系統(tǒng)時(shí)鐘進(jìn)行不同系數(shù)的分頻，根據(jù)CPU控制線的組合可分別產(chǎn)生4800bit／s、9600bit／s、19200bit／s、38400bit／s等多種波特率。
3 仿真與實(shí)現(xiàn)
本串口擴(kuò)展器通過VHDL編程，在Ouartus8．0下進(jìn)行了仿真。由于仿真信號(hào)較多，僅對(duì)關(guān)鍵部件的信號(hào)進(jìn)行分析。圖5給出了RXD接收器仿真波形。在測(cè)試過程中，首先確定通信的波特率為19 200 bit／s，即RXD接收器CLK時(shí)鐘為波特率的16倍，發(fā)送設(shè)備通過串行總線向RXD接收器發(fā)送F1H，當(dāng)RXD接收器完成數(shù)據(jù)的接收后，立即將數(shù)據(jù)送至數(shù)據(jù)總線d0～d7，仿真結(jié)果如圖5所示。
給寫控制器的ad_cnt端輸入地址計(jì)數(shù)脈沖，地址線a0～a2進(jìn)行加‘1’操作，片選線cs和寫操作端wr根據(jù)CLK時(shí)鐘信號(hào)相應(yīng)輸出低電平，完成接收數(shù)據(jù)的寫存儲(chǔ)。連續(xù)存儲(chǔ)8個(gè)字節(jié)后，緩沖器狀態(tài)標(biāo)志bf置‘1’。將clr端輸入低電平，bf標(biāo)志清‘0’，同時(shí)地址線a0～a2回到“000”狀態(tài)。寫控制器的仿真結(jié)果如圖6所示。
給TXD發(fā)送器的數(shù)據(jù)總線d0～d7輸入AAH，通過串行總線發(fā)送至接收設(shè)備。load端置‘0’，啟動(dòng)發(fā)送。發(fā)送完成后，sf標(biāo)志清‘0’。檢查接收設(shè)備的接收值，與發(fā)送數(shù)據(jù)完全匹配。TXD發(fā)送器的波形仿真結(jié)果如圖7所示。
4 結(jié)束語
本文詳細(xì)介紹了CPLD／FPGA多串口設(shè)計(jì)的內(nèi)部構(gòu)成，對(duì)各個(gè)模塊的工作原理和關(guān)鍵信號(hào)進(jìn)行了分析，給出了EDA軟件仿真形波和測(cè)試結(jié)果。通過對(duì)FPGA／CPLD多串口的設(shè)計(jì)與實(shí)現(xiàn)，為嵌入式系統(tǒng)中串口的擴(kuò)展提供了一定的幫助。
評(píng)論