基于FPGA的通用異步收發(fā)器設計

由CPU送來的待發(fā)送的并行數(shù)據(jù)，首先寫入發(fā)送緩沖器TBR[7．．0]。發(fā)送緩沖區(qū)中有數(shù)據(jù)待發(fā)送時，數(shù)據(jù)自動裝入移位寄存器TSR[7．．0]并自動完成串行數(shù)據(jù)的發(fā)送。首先傳送一位起始位0，然后根據(jù)幀結構中定義的數(shù)據(jù)長度，分別串行移出TSR[7．．0]中的數(shù)據(jù)，數(shù)據(jù)的低位在前，高位在后。當沒有數(shù)據(jù)發(fā)送的時候，SDO管腳保持高電平。
2．2．2 發(fā)送模塊功能仿真
發(fā)送器功能仿真結果如圖3所示。二進制數(shù)11110000從引腳DIN[7．．0]并行輸入，當WRN為0時，啟動發(fā)送程序，計數(shù)器開始計數(shù)，使發(fā)送器將并行數(shù)據(jù)鎖存到發(fā)送緩沖器TBR[7．．0]，并通過發(fā)送移位寄存器TSR[7．．0]逐位移位發(fā)送串行數(shù)據(jù)至串行數(shù)據(jù)輸出端SDO。在數(shù)據(jù)發(fā)送過程中用輸出信號TBRE，TSRE作為標志信號。當一幀數(shù)據(jù)由發(fā)送緩沖器TBR[7．．0]送到發(fā)送移位寄存器TSR[7．．0]時，TBRE信號為1。由發(fā)送數(shù)據(jù)緩沖器傳給發(fā)送移位寄存器主要由信號TSRE控制。當TSRE為1時，表示發(fā)送移位寄存器TSR[7．．0]串行發(fā)送完畢；為0時表示還沒有發(fā)送完一幀數(shù)據(jù)。由仿真結果驗證了發(fā)送模塊的正確性。