基于FPGA的高速自適應(yīng)濾波器的實現(xiàn)

由于重構(gòu)后每個信號路徑上都沒有負延時情況，根據(jù)時序重構(gòu)原理的性質(zhì)，這個重構(gòu)映射是合理的、穩(wěn)定的[5]?？梢钥吹?，合理地選取映射規(guī)則對電路進行時序重構(gòu)，可以斬斷關(guān)鍵路徑，提高系統(tǒng)運行速度。這里，重構(gòu)后的關(guān)鍵路徑為一個處理單位。
對重構(gòu)后的算法進行建模、綜合、布線布局，得到182.15 MHz的頻率表現(xiàn)力。顯然，重構(gòu)后的TFRDLMS算法結(jié)構(gòu)的運行頻率較于以往有很大的提升。
3.3 變步長優(yōu)化
前面的設(shè)計都是采用固定步長來處理迭代信號。如果采用變步長來處理，在收斂初期誤差e較大時采用較大的步長，則可以加快收斂速度；而在穩(wěn)態(tài)時誤差e很小時采用較小步長，則可以降低穩(wěn)態(tài)失調(diào)。考慮到常用的功率歸一化變步長方式的計算復(fù)雜度問題，本設(shè)計選用簡單的邏輯判斷移位來進行變步長操作。
DSP Builder中提供了嵌入外部設(shè)計的HDL模塊的功能。用Verilog在外部寫好關(guān)于邏輯判斷移位的HDL，導(dǎo)入HDLImport模塊。對變步長的TFRDLMS模型進行仿真，固定步長TFRDLMS算法進行對比，結(jié)果如圖5所示。

變步長算法適當(dāng)?shù)卣{(diào)整了收斂速度與穩(wěn)態(tài)誤差的矛盾，它的收斂速度要快于固定步長的模型，而且穩(wěn)態(tài)特性也不會因此變差。改變后得到的系統(tǒng)最高頻率為182.78 MHz。顯然，加入這種簡單的邏輯判斷變步長模塊，并沒有對電路的關(guān)鍵路徑造成影響。表1為以上設(shè)計過程的綜合結(jié)果。

3.4 板級測試
SignalTap是Quartus軟件中的在線嵌入式邏輯分析儀模塊，利用它可以方便地測試設(shè)計結(jié)果的實時邏輯時序功能。利用DDS技術(shù)在FPGA中設(shè)計一個正弦波發(fā)生器模塊以及噪聲發(fā)生器模塊作為測試信號出入。在Quartus中建立一個測試工程，利用芯片內(nèi)部的PLL生成測試運行的頻率和SignalTap采樣頻率。SignalTap邏輯分析儀采樣頻率使用最高的250 MHz，將測試頻率設(shè)為125 MHz，并在工程中加入測試總模塊(DDS信號+變步長TFRDLMS)。綜合布線布局后下載到DE2-70上，用SignalTap觀測信號如圖6所示。實驗結(jié)果表明，設(shè)計的電路可以穩(wěn)定地運行在百兆以上，滿足高速自適應(yīng)運用的需求。

FPGA以其高效的硬件特性在信號處理方面有著越來越多的應(yīng)用。本文提出的一種變步長的TFRDLMS算法結(jié)構(gòu)的改進方法，并以自適應(yīng)噪聲對消為模型進行算法仿真。仿真結(jié)果表明改進算法結(jié)構(gòu)相比較改進前的算法在濾波性能上只有少許下降，但是卻能夠很好地在信號流圖上切割關(guān)鍵路徑以利于流水實現(xiàn)。最后以8階16位定點格式為背景參數(shù)對變步長TFRDLMS算法進行FPGA建模實現(xiàn)并進行板級功能測試。實驗結(jié)果表明，改進算法結(jié)構(gòu)可以很好地應(yīng)用于高速自適應(yīng)信號處理的場合。
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