基于PN序列幀的同步分析及FPGA實(shí)現(xiàn)
加入技術(shù)交流群
PN序列和包含在每個(gè)符號中的PN序列求相關(guān)后在符號的邊界處會(huì)出現(xiàn)第一次峰值，再經(jīng)過和延時(shí)的數(shù)據(jù)相乘后出現(xiàn)更大的峰值，這個(gè)峰值進(jìn)入移位相關(guān)峰的最大值模塊中，連續(xù)出現(xiàn)的峰值就能確定符號同步，虛部與實(shí)部比值得出的相位角數(shù)值可以查對應(yīng)的表從而得到頻偏估計(jì)值，提供頻率補(bǔ)償?shù)膮⒖贾怠Ｔ趯?shí)際的運(yùn)用中選取長的PN序列能獲得精確的同步，但是這太浪費(fèi)帶寬和發(fā)射功率，所以在選取一定長度的訓(xùn)練符時(shí)既妻考慮同步的精確度也要考慮系統(tǒng)成本。經(jīng)過QuartusⅡ8．0工具的設(shè)計(jì)、編譯、綜合等一系列步驟細(xì)同步系統(tǒng)融合成一塊整體模塊，如圖4所示。本文引用地址：http://2s4d.com/article/190516.htm
圖5是截取部分的仿真波形，clk輸入時(shí)鐘周期是0．10ns，從系統(tǒng)執(zhí)行運(yùn)算13．45ns開始到26．25 ns正好是128個(gè)時(shí)鐘周期，所以此間的comp輸出相關(guān)峰幅度的最大值即是數(shù)據(jù)解調(diào)的臨界點(diǎn)，ar8是對應(yīng)輸出相關(guān)峰頻偏的數(shù)值。該電路的工作頻率為206．10MHz。
3 結(jié)論
上述FPGA實(shí)現(xiàn)的是基于數(shù)據(jù)符號的OFDM系統(tǒng)同步算法，采用Altera公司的芯片EP1S25F102015進(jìn)行試驗(yàn)仿真，該芯片有邏輯單元25 660個(gè)，存儲(chǔ)模塊單元1 944 576個(gè)，DSP模塊單元80個(gè)，I／O輸出引腳707個(gè)，其中使用的芯片資源使用情況如表1。
基于PN序列幀同步算法實(shí)現(xiàn)的FPGA使用了最少的芯片資源，因此時(shí)鐘頻率相當(dāng)快達(dá)到了206．10 MHz。盡管這樣，由于有部分序列幀和數(shù)據(jù)是重疊在一起的，因此在跟蹤到同步的時(shí)候解調(diào)時(shí)，提取在PN序列重疊的那部分?jǐn)?shù)據(jù)有一定的難度，它具備時(shí)偏和頻偏估計(jì)，可以應(yīng)用于無線通信系統(tǒng)中。綜合算法設(shè)計(jì)占用芯片資源以及相關(guān)情況的分析，算法在FPGA中的實(shí)現(xiàn)是可行的和可靠的，充分發(fā)揮了FPGA芯片集成密度大、速度快、功耗低、通用性好、適應(yīng)性強(qiáng)和重復(fù)編程的特點(diǎn)。通?？删幊踢壿嬓酒寄芴峁┐笕萘窟壿媶卧痛鎯?chǔ)單元，因此芯片預(yù)留資源都是比較有富余的，考慮信號處理的實(shí)性行和可靠性就是我們關(guān)注的重點(diǎn)，當(dāng)然成本也是我們考慮的一個(gè)因素，與此同時(shí)我們也要考慮電路的設(shè)計(jì)復(fù)雜程度，因?yàn)樗惨绊憯?shù)據(jù)處理的速度。
評論