基于FPGA的多項(xiàng)式運(yùn)算器設(shè)計(jì)
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3．3 設(shè)計(jì)實(shí)例
以設(shè)計(jì)余弦函數(shù)為例，用6次多項(xiàng)式可以很好地?cái)M合(0，π／2)上的余弦函數(shù)。先用麥克勞林級(jí)數(shù)計(jì)算得到6次擬合多項(xiàng)式：
考慮到三角函數(shù)只有小數(shù)部分有效，所以數(shù)據(jù)只用1個(gè)整數(shù)位、另8個(gè)小數(shù)位和一個(gè)符號(hào)位表示。另外需要說明的是常數(shù)保留的小數(shù)位是可以調(diào)節(jié)的，選擇保留合適的常數(shù)小數(shù)位可以盡量在保證精確度的情況下簡(jiǎn)化運(yùn)算。
確定數(shù)據(jù)格式后式(7)可以寫成式(8)的形式，進(jìn)一步可將式(8)變化為式(9)，并在XILINX公司的ISE中完成設(shè)計(jì)。
設(shè)計(jì)中考慮到純粹的異步組合邏輯電路容易出現(xiàn)“競(jìng)爭(zhēng)-冒險(xiǎn)”，所以加入了同步時(shí)鐘，這里利用同步時(shí)鐘分三步完成運(yùn)算，同時(shí)為了使每一步的運(yùn)算保持同步還需要加入延時(shí)模塊，這樣雖然犧牲了一些時(shí)間，但是保證了運(yùn)行的穩(wěn)定性。圖1是將多項(xiàng)式(9)用ISE編譯出的RTL電路圖，其中“input”為式(9)中的X，“×”為乘法器，“FD”為延時(shí)模塊，“output”為式(9)中的Y。本文引用地址：http://2s4d.com/article/190462.htm
評(píng)論