基于FPGA的異步串行總線設計
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發(fā)送消息的過程相對簡單，只需要按照傳輸格式將所要發(fā)送的消息進行打包、CRC-8編碼。然后用時鐘將打包好的數(shù)據(jù)串行打出即可；接收消息相對復雜一些，為了準確接收數(shù)據(jù)，防止因為時鐘抖動及串行數(shù)據(jù)傳輸信號衰落而導致的誤碼，接收方要盡可能的靠近每比特數(shù)據(jù)位的中點進行采樣，所以在設計程序時利用鎖相環(huán)將采樣時鐘倍頻到傳輸速率的4倍頻進行同步采樣，這樣采樣點更加接近數(shù)據(jù)中點，采到的數(shù)據(jù)更真實串行數(shù)據(jù)接收狀態(tài)機如圖3所示。本文引用地址：http://2s4d.com/article/190439.htm
3 功能模塊設計
根據(jù)對協(xié)議的分析將整個串行總線傳輸協(xié)議從功能上劃分為以下幾個饃塊：發(fā)射模塊、接收模塊、解消息模塊、CRC校驗模塊、自檢模塊、控制模塊、ID版本存取模塊和錯誤重發(fā)模塊等。模塊關系圖如圖4所示。
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