基于AD9851的正弦信號(hào)發(fā)生器設(shè)計(jì)

1 引言
直接數(shù)字頻率合成DDS(Direct Digital Syndaesis)是實(shí)現(xiàn)數(shù)字化的一項(xiàng)關(guān)鍵技術(shù)，廣泛應(yīng)用于電信與電子儀器領(lǐng)域DDS通常是在CPLD或FPGA內(nèi)設(shè)置邏輯電路實(shí)現(xiàn)的，但由于DDS輸出受到D／A轉(zhuǎn)換器的速率及D／A轉(zhuǎn)換后I／V轉(zhuǎn)換中運(yùn)放的帶寬增益和響應(yīng)時(shí)間的限制，CPLD和FPGA內(nèi)部實(shí)現(xiàn)方案在高頻段信號(hào)幅值已不穩(wěn)定。因此，這里介紹一種基于DDS器件AD9851的信號(hào)發(fā)生器設(shè)計(jì)方案。

2 AD9851簡(jiǎn)介
AD9851是ADI公司采用先進(jìn)CMOS技術(shù)生產(chǎn)的具有高集成度的直接數(shù)字頻率合成器。該器件頻帶寬、頻率與相位均可控，內(nèi)部頻率累加器和相位累加器相互獨(dú)立，32位調(diào)頻字使得其在180 MHz的系統(tǒng)時(shí)鐘下輸出頻率可達(dá)0．04 Hz的高分辨率。
設(shè)相位累加器的位數(shù)為N，相位控制字的值為FK，頻率控制字的位數(shù)為M，頻率控制字的值為FM，內(nèi)部工作時(shí)鐘為FC，最終合成信號(hào)的頻率F相位和θ分別為：
F=FMFC/2N，θ=2πFN/2M
AD9851的最高工作時(shí)鐘為180 MHz，實(shí)際電路中，外部晶體振蕩器的頻率為25 MHz，由經(jīng)內(nèi)部集成的6倍頻器和高速比較器得到150 MHz的時(shí)鐘信號(hào)，這樣可減小高頻輻射，提高系統(tǒng)的電磁兼容能力。AD9851內(nèi)部集成高速DDS和10 bit高速A／D轉(zhuǎn)換器，故無(wú)需D／A轉(zhuǎn)換和I／V，轉(zhuǎn)換等容易影響DDS輸出的單元。

3 系統(tǒng)總體設(shè)計(jì)方案
圖1為系統(tǒng)設(shè)計(jì)框圖。為了產(chǎn)生調(diào)制信號(hào)，需要在FPGA內(nèi)部實(shí)現(xiàn)低頻段的DDS模塊以產(chǎn)生正弦波(模擬調(diào)制AM和FM)和二進(jìn)制基帶碼(數(shù)字調(diào)制ASK／FSK／PSK)。由于AD9851輸出的正弦信號(hào)存在諧波，因此需加一個(gè)無(wú)源濾波器濾波。由于無(wú)源濾波的衰減特性，為使信號(hào)源的最終輸出信號(hào)幅值穩(wěn)定，系統(tǒng)需加一級(jí)AGC電路。PGA程控放大器采用DAC7611作為基準(zhǔn)控制輸出信號(hào)的幅度。AM電路采用模擬乘法器AD835構(gòu)成，ASK調(diào)制較簡(jiǎn)單，直接用DDS產(chǎn)生的二進(jìn)制基帶序列控制模擬開(kāi)關(guān)，從而控制AD9851信號(hào)的輸出。最后由多路選擇器和OPA690功放電路控制輸出。