一種針對多級串聯(lián)模擬電路的可測性設(shè)計(jì)技術(shù)

3 與邊界掃描技術(shù)的兼容性
邊界掃描測試技術(shù)在降低產(chǎn)品測試成本，提高產(chǎn)品質(zhì)量和可靠性以及縮短產(chǎn)品上市時(shí)間等方面有顯著的優(yōu)點(diǎn)，目前在數(shù)字電路的測試中已得到很多應(yīng)用。它也可應(yīng)用于混合信號測試，圖4就是一種混合信號芯片測試方案。本文設(shè)計(jì)的DFT結(jié)構(gòu)中指令寄存器串接在IEEE 1149．1標(biāo)準(zhǔn)中的掃描寄存器后，共用時(shí)鐘信號，可以進(jìn)行聯(lián)合測試，并且進(jìn)一步減少了模擬部分額外引出的端口數(shù)。

4 結(jié)語
本文針對串聯(lián)結(jié)構(gòu)的模擬集成電路提出一種可測性設(shè)計(jì)結(jié)構(gòu)，提高了電路的可控制性及可觀察性，實(shí)現(xiàn)對電路整體以及內(nèi)部單一或幾個(gè)相鄰模塊的測試。仿真分析證明，該結(jié)構(gòu)簡單有效，只需額外引出5個(gè)PAD，數(shù)目少，靈活性高，不隨模塊數(shù)增加而變化，并可兼容邊界掃描技術(shù)。不過，在提高可測試性的同時(shí)，會(huì)在一定程度上增加芯片的面積和功耗。