基于多軟件平臺協同工作的FIR濾波器設計

從仿真的結果看，FIR濾波器輸入信號上面疊加的帶外信號得到有效濾除，效果為理想。
但是由于EDA工具軟件(諸如QuartusⅡ和ModelSim)不能直接處理MATLab的．mdl文件，這就需要一個轉換過．mdl)轉化成通用的硬件描述語言——VHDL文件。轉化后獲得的HDL文件是基于RTL級的，即可綜合的VHDL描述。然后對VHDL的RTL代碼和仿真文件進行綜合、編譯適配及仿真。
2．3 后端模擬部分
信號經過FIR數字濾波以后，生成的數字信號經過ispPAC20內部D／A轉換器，將數字信號轉換成模擬信號，然后通過ispPAC20內部器件進行最后的模擬濾波，濾除信號中的疊加的某些高頻分量，經過實際驗證，得到的信號能夠滿足設計要求。
2．4 系統整體功能的實現
將原始信號經過ispPAC20的IN1口輸入，經過內部程序的緩沖以及預濾波作用之后，將信號輸入到比較器ep1的比較端口，然后與8位逐次逼近寄存器(SAR)輸出的數字量經過內部D／A轉換器輸出的信號進行比較，從而完成從模擬信號到數字信號的轉換過程。經過FPGA對轉換后的數字信號的濾波處理之后，從FPGA的管腳輸出，再通過后端ispPAC20的D／A轉換器以及內部的運放以及輸出濾波等程序，將信號從ispPAC 20輸出，從而完成系統的整個功能。

3 結束語
本系統改變了傳統的只用硬件電路設計的方法，系統中前端模擬部分和后端模擬部分均采用可編程模擬器件(ispPAC)實現，使用高度集成化芯片，系統的可靠性與穩(wěn)定性有所提高，而且利用FPGA可以根據自己的要求重復配置各種精度和特性的FIR濾波器，使設計更為靈活，但由于利用ispPAC20和FPGA構建的A／D轉換器在轉換精度和速率上有一定的限制，所以此系統在實際工程應用中還存在一定的局限性。