現(xiàn)代DAC和DAC緩沖器有助于提升系統(tǒng)性能、簡化設計

電壓開關式16位DAC提供低噪聲、快速建立時間和更出色的線性度
作者：Padraic O’Reilly

基于突破性10位CMOSAD7520——推出已近40年——的電阻梯乘法DAC最初用于反相運算放大器,而放大器的求和點 (I_OUTA) 則提供了方便的虛擬地（圖1）.

圖1. CMOS乘法DAC架構

然而,在某些限制條件下,它們也可用于提供同相電壓輸出的電壓開關配置 其中,運算放大器用作電壓緩沖器（圖2）.此處,基準電壓V_IN施加于_OUT,輸出電壓V_OUT,則由V_REF提供.后來不久即出現(xiàn)了針對這種用途而優(yōu)化的12位版本.

圖2. 電壓開關模式下的乘法DAC

快速推進到現(xiàn)在: 隨著單電源系統(tǒng)的不斷普及,設計師面對一個挑戰(zhàn),即在維持高電壓下的性能水平的同時控制功耗.對能用于這種模式的更高分辨率（最高16位）的器件的需求也日益增加.

在電壓開關模式下使用乘法DAC的顯著優(yōu)勢是不會發(fā)生信號反相,因此,正基準電壓會導致正輸出電壓.但當用于該模式時,R-2R梯形架構也存在一個缺陷.相對于同一DAC用于電流導引模式的情況,與R-2R梯形電阻串聯(lián)的N溝道開關的非線性電阻將導致積分線性度(INL)下降.

為了克服乘法DAC的不足并同時保持電壓開關的優(yōu)勢,人們開發(fā)出了新型的高分辨率DAC,比如AD5541A,（如圖3所示）.AD5541A采用一個部分分段的R-2R梯形網(wǎng)絡和互補開關,在16位分辨率下可實現(xiàn)±1-LSB精度,在−40°C至+125°C的整個額定溫度范圍內(nèi)均無需調(diào)整,其噪聲值為11.8 nV/√Hz,建立時間為1µs.

圖3. AD5541A架構

性能特點
建立時間: 圖4和圖5比較了乘法DAC在電壓模式下的建立時間以及AD5541A的建立時間.當輸出上的容性負載最小時,AD5541A的建立時間約為1µs.

圖4. 乘法DAC的建立時間

圖5. AD5541A的建立時間

噪聲頻譜密度: 表1比較了AD5541A和乘法DAC的噪聲頻譜密度.AD5541A在10kHz下的性能略占優(yōu)勢,在1 kHz下優(yōu)勢非常明顯.

積分非線性: 積分非線性(INL)衡量DAC的理想輸出與排除增益和失調(diào)誤差之后的實際輸出之間的最大偏差.與R-2R網(wǎng)絡串聯(lián)的開關可能會影響INL.乘法DAC一般采用NMOS開關.當用于電壓開關模式時,NMOS開關的源極連接至基準電壓,漏極連接至梯形電阻,柵極由內(nèi)部邏輯驅動（圖6）.

圖6. 乘法DAC開關

要使電流在NMOS器件中流動, V_GS必須大于閾值電壓, V_T.在電壓開關模式下, V_GS = V_LOGIC – V_IN必須大于V_T = 0.7 V.

乘法DAC的R-2R梯形電阻設計用于將電流平均分配至各個引腳.這就要求總接地電阻（從各引腳頂部看）完全相同.這可以通過調(diào)節(jié)開關來實現(xiàn),其中,各個開關的大小與其導通電阻成比例.如果一個引腳的電阻發(fā)生變化,則流過該引腳的電流將發(fā)生變化,結果導致線性度誤差.V_IN不能大到會使開關關閉的程度,但必須足以使開關電阻保持低位,因為V_IN的變化會影響V_GS 從而導致導通電阻發(fā)生非線性變化,如下所示：

導通電阻的這種變化會使電流失衡,并使線性度下降.因此,乘法DAC上的電源電壓不能減少太多.相反,基準電壓超過AGND的值不得高于1V,以維持線性度.對于5V電源,當從1.25V基準電壓變化至2.5V基準電壓時,線性度將開始下降,如圖7和圖8所示.當電源電壓降至3V時,線性度將完全崩潰,如圖9所示.

圖7. INL of I_OUT 乘法DAC在反相模式下的INL,( V_DD = 5 V, V_REF = 1.25 V)

圖8. INL of I_OUT乘法DAC在反相模式下的INL(V_DD = 5 V, V_REF = 2.5 V)

圖9. 乘法DAC在反相模式下的INL( V_DD = 3 V, V_REF = 2.5 V)