基于Cadence_Allegro的高速PCB設(shè)計信號完整性分析與仿真

摘要：信號完整性問題已成為當(dāng)今高速PCB設(shè)計的一大挑戰(zhàn)，傳統(tǒng)的設(shè)計方法無法實現(xiàn)較高的一次設(shè)計成功率，急需基于EDA軟件進行SI仿真輔助設(shè)計的方法以解決此問題。在此主要研究了常見反射、串?dāng)_、時序等信號完整性問題的基礎(chǔ)理論及解決方法，并基于IBIS模型，采用Ca-dence_Allegro軟件的Specctraquest和Sigxp組件工具對設(shè)計的高速14位ADC／DAC應(yīng)用系統(tǒng)實例進行了SI仿真與分析，驗證了常見SI問題解決方法的正確性。
關(guān)鍵詞：高速PCB設(shè)計；信號完整性；反射；串?dāng)_；時序；SI分析及仿真

0 引言
隨著半導(dǎo)體工藝的迅猛發(fā)展以及人們對信息高速化、寬帶化的需求，高速PCB設(shè)計已經(jīng)成為電子產(chǎn)品研制的一個重要環(huán)節(jié)，信號完整性(Signal Integrity，SI)問題(包括反射、串?dāng)_、定時等)也逐漸發(fā)展成為高速PCB設(shè)計中難以避免的難題，若不能較好地解決信號完整性設(shè)計問題，將有可能造成高速PCB設(shè)計的致命錯誤，浪費財力物力，延長開發(fā)周期，降低生產(chǎn)效率。
當(dāng)今較主流的高速PCB設(shè)計基于SI仿真，在設(shè)計過程中融入SI分析與仿真指導(dǎo)設(shè)計優(yōu)化，能較好地解決SI問題，產(chǎn)品首次成功率較傳統(tǒng)設(shè)計方法顯著提高。目前主流的高速PCB設(shè)計EDA工具如Mentor公司的PADS，Cadence公司的Allegro SPB系列都支持SI仿真，且功能強大，為基于SI的高速PCB設(shè)計提供了有利條件。對于高速PCB設(shè)計者來說，熟悉SI問題的基礎(chǔ)理論知識，熟練掌握SI分析及仿真方法，靈活設(shè)計信號完整性問題的解決方案具有非常重要的意義。
本文主要研究了常見反射、串?dāng)_、時序等信號完整性問題的基礎(chǔ)理論及解決方法，并基于IBIS模型，采用Cadence_Allegro軟件的Specc-traquest和Sigxp組件工具對設(shè)計的高速14位ADC／DAC應(yīng)用系統(tǒng)實例進行了SI仿真與分析，驗證了常見SI問題解決方法的正確性。

1 常見信號完整性問題及解決方法
1．1 常見信號完整性問題
信號完整性(Signal Integrity)是指信號未受到損傷的一種狀態(tài)，它表示信號質(zhì)量和信號傳輸后仍保持正確的功能特性。從廣義上講，是指高速產(chǎn)品中由互連引起的所有問題，通過時序、噪聲、電磁干擾(ENI)3種形式影響高速信號的質(zhì)量，常見的SI問題包括反射、串?dāng)_、延遲、振鈴、地彈、開關(guān)噪聲、電源反彈、衰減等，解決信號完整性問題的關(guān)鍵在于對互連線阻抗的認(rèn)識，很多SI問題都與互連阻抗有關(guān)，下文將從互連線阻抗的角度描述反射、串?dāng)_、定時問題。
1．2 反射
反射問題反映的是由單個網(wǎng)絡(luò)的信號質(zhì)量，與單個網(wǎng)絡(luò)的信號路徑及信號返回路徑的物理特性有關(guān)。信號沿單個網(wǎng)絡(luò)傳播時，感受到互連線的瞬態(tài)阻抗變化。若信號感受到的互連阻抗保持不變，則保持不失真；若信號感受到互連的阻抗發(fā)生變化，信號在變化處產(chǎn)生反射，則產(chǎn)生失真。引致互連阻抗發(fā)生變化的主要因素有線寬變化、層轉(zhuǎn)換、返回平面間隙、接插件、分支線、T型線或樁線、網(wǎng)絡(luò)末端。
信號反射、過沖、振鈴現(xiàn)象都是由阻抗突變引起的。反射的信號量由瞬態(tài)阻抗的變化量決定，將單個網(wǎng)絡(luò)由突變點劃分為入射前區(qū)域1、入射后區(qū)域2，兩區(qū)域瞬態(tài)阻抗分別為Z1，Z2，則反射信號與入射信號幅度之比為：

式中：Vrefelect為反射電壓；Vincindent為入射電壓；ρ為反射系數(shù)。由式(1)可見，若要減小反射，則需減小ρ。具體的方法為：使用可控阻抗互連線；傳輸線末端終端匹配；采用對多分支結(jié)構(gòu)不敏感的布線拓?fù)浣Y(jié)構(gòu)；最小化傳輸線幾何不連續(xù)。對于點對點拓?fù)?，常采用端?即控制傳輸線一端或兩端的阻抗)的方法減小反射。主要端接方法示意如圖1所示。