基于Cadence_Allegro的高速PCB設(shè)計信號完整性分析與仿真

1．3 串?dāng)_
串?dāng)_發(fā)生在兩個相鄰的網(wǎng)絡(luò)之間，若一個網(wǎng)絡(luò)發(fā)生動態(tài)變化，將會通過場的作用將噪聲耦合到與其相鄰的靜態(tài)網(wǎng)絡(luò)上，從而影響其信號質(zhì)量。信號傳播時的信號路徑與返回路徑存在邊緣場，會產(chǎn)生容性耦合與感性耦合，稱為互容和互感。當(dāng)一個網(wǎng)絡(luò)發(fā)生動態(tài)變化時，通過邊緣場的作用，容性、感性耦合電流對相鄰網(wǎng)絡(luò)造成影響。開關(guān)噪聲、地彈都是由串?dāng)_引起的。串?dāng)_分為近端串?dāng)_(NEXT)與遠(yuǎn)端串?dāng)_(FEXT)，近端接近源端而遠(yuǎn)端遠(yuǎn)離源端。NEXT與FEXT幅值分別如式(2)，式(3)：


式中：Vb靜態(tài)線后向噪聲電壓；Va1為動態(tài)線上信號電壓；kb為后向串?dāng)_系數(shù)；Vf為靜態(tài)線遠(yuǎn)端電壓；Va2為信號線電壓；k1為遠(yuǎn)端耦合系數(shù)；為兩條線耦合區(qū)的長度；RT為上升時間；CmL，CL，LmL，LL分別為單位長度互容、電容、互感、電感。由式(2)，式(3)可知，減小NEXT的主要方法是減小CmL，LmL，通過加大網(wǎng)絡(luò)間的距離可以做到這一點。減小FEXT的主要方法是增加RT，減小L，加大網(wǎng)絡(luò)間的距離。減小串?dāng)_會增加系統(tǒng)成本，需要折中才能在保證信號完整性的基礎(chǔ)上實現(xiàn)成本最節(jié)省化。
1．4 定時
集成電路只能按規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導(dǎo)致時序違背和功能混亂。當(dāng)系統(tǒng)時鐘很高時，信號在器件間的傳輸時間以及同步準(zhǔn)備時間都縮短了，驅(qū)動過載、走線過長都會引起延時。高速電路要求在很短的時間內(nèi)滿足各種門延時，包括建立時間、保持時間、線延時等，而且在高速PCB中，傳輸線上的分布電容、分布電感都會對信號的數(shù)字切換產(chǎn)生延時，影響數(shù)字電路的建立和保持時間，延時過長可能會導(dǎo)致集成電路無法正確判斷數(shù)據(jù)。常見的時序系統(tǒng)分為普通時序系統(tǒng)和源同步時序系統(tǒng)2類，本文主要介紹普通時序系統(tǒng)的時序問題。所謂普通時序系統(tǒng)(公共時鐘時序系統(tǒng))就是指驅(qū)動端和接收端的同步時鐘信號都是由一個系統(tǒng)時鐘發(fā)生器提供的，其主要限制條件如式(4)，
式(5)：

式中：Ts,t，Th,t分別為建立時間與保持時間；Ts,m與Th.m分別為建立時間裕量與保持時間裕量；Tc為時鐘周期；Tp,s為2根CLOCK走線之間的時鐘偏移；Tc.s為時鐘驅(qū)動器(PLL)的2個時鐘輸出之間的偏移；Tj為前后兩個時鐘周期之間的誤差；Tc,d為驅(qū)動器內(nèi)部的延時；Tf,d為驅(qū)動器到接收端之間的數(shù)據(jù)線飛行時間。對于任何普通時鐘控制系統(tǒng)，如果能保證正常工作，就必須使建立時間裕量和保持時間裕量都至少大于零，即Ts,m>T0,Th,m>0。