CADENCE與中芯國(guó)際提供90納米低功耗解決方案

  Encounter  時(shí)序系統(tǒng)應(yīng)用于  SMIC  的90納米工藝 
  Cadence  設(shè)計(jì)系統(tǒng)公司  (Nasdaq:  CDNS)與中芯國(guó)際集成電路制造有限公司  (SMIC)(NYSE:  SMI;  SEHK:  0981.HK)  宣布，兩家公司已經(jīng)聯(lián)合開(kāi)發(fā)出低功耗數(shù)字設(shè)計(jì)參考流程，支持  SMIC  先進(jìn)的90納米工藝技術(shù)。該設(shè)計(jì)參考流程包含對(duì)  Cadence(R)  Encounter(R)  時(shí)序系統(tǒng)的支持，以滿足設(shè)計(jì)師為計(jì)算機(jī)、消費(fèi)電子、網(wǎng)絡(luò)及無(wú)線產(chǎn)品市場(chǎng)開(kāi)發(fā)集成電路越來(lái)越高的需求。 
       該設(shè)計(jì)參考流程結(jié)合了  Cadence  Encounter  數(shù)字  IC  設(shè)計(jì)平臺(tái)和  Cadence  可制造性設(shè)計(jì)  (DFM)  技術(shù)，攻克了低功耗、復(fù)雜的層次設(shè)計(jì)、時(shí)序及信號(hào)集成  (SI)  簽收等納米設(shè)計(jì)的挑戰(zhàn)。該設(shè)計(jì)參考流程使用  SMIC  的90納米工藝技術(shù)進(jìn)行開(kāi)發(fā)，通過(guò)了樣品設(shè)計(jì)驗(yàn)證。Cadence  作為最早與  SMIC  合作的電子設(shè)計(jì)自動(dòng)化公司之一，與  SMIC  一起推出了90納米  Encounter  低功耗系統(tǒng)級(jí)芯片設(shè)計(jì)參考流程。Cadence  的新技術(shù)如  Encounter  時(shí)序系統(tǒng)已結(jié)合到該流程中，用于靜態(tài)時(shí)序分析  (STA)  簽收。 
       “與  Cadence  的合作幫助我們達(dá)成繼續(xù)推動(dòng)中國(guó)和全球半導(dǎo)體市場(chǎng)發(fā)展的目標(biāo)?！盨MIC  設(shè)計(jì)服務(wù)部副總裁歐陽(yáng)雄說(shuō)，“作為復(fù)雜低功耗及數(shù)字設(shè)計(jì)解決方案的領(lǐng)導(dǎo)者，Cadence  提供了獨(dú)特的技術(shù)與專(zhuān)業(yè)知識(shí)，設(shè)計(jì)了這一參考設(shè)計(jì)流程。這一90納米  SMIC  低功耗參考設(shè)計(jì)流程，有  Encounter  時(shí)序系統(tǒng)及其它來(lái)自  Cadence  的尖端數(shù)字  IC  設(shè)計(jì)技術(shù)推動(dòng)，加上  SMIC  的工藝技術(shù)，將確保我們的客戶獲得極高的質(zhì)量和生產(chǎn)力，并提供了更快、更有效、風(fēng)險(xiǎn)更低的投片方式?！?nbsp;
      這套  “SMIC-Cadence  設(shè)計(jì)參考流程”是一套完整的  Encounter  低功耗系統(tǒng)級(jí)芯片設(shè)計(jì)參考流程，其重點(diǎn)在于90納米系統(tǒng)級(jí)芯片  (SoC)  的高效能源利用。它對(duì)功耗問(wèn)題的優(yōu)化貫穿了所有必要的設(shè)計(jì)步驟，包括邏輯綜合、模擬、測(cè)試設(shè)計(jì)、等價(jià)性檢驗(yàn)、芯片虛擬原型、物理實(shí)現(xiàn)和完成簽收分析。Encounter  低功耗流程是業(yè)界首個(gè)為現(xiàn)代系統(tǒng)級(jí)芯片節(jié)能需求而設(shè)計(jì)的完整的低功耗解決方案之一。設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證技術(shù)完整結(jié)合，讓設(shè)計(jì)師的工作效率大大提升。該設(shè)計(jì)參考流程采用了  Cadence  Encounter  以連線為首要考量的連續(xù)收斂方法，讓設(shè)計(jì)師可以迅速得到可行的網(wǎng)表和虛擬原型，在設(shè)計(jì)周期的初期就可以分析及優(yōu)化功耗、時(shí)序、SI  和布線。 
       此外，該流程為設(shè)計(jì)師提供了一個(gè)全面的平臺(tái)，強(qiáng)調(diào)快速、精確與自動(dòng)時(shí)序、功耗與  SI  收斂，提高了  Encounter  的低功耗性能。它解決了層次模塊分割、物理時(shí)序優(yōu)化、3-D  RC  提取、電壓降、泄漏和動(dòng)態(tài)功耗優(yōu)化、信號(hào)干擾故障和延遲分析等問(wèn)題。該流程讓設(shè)計(jì)師可以用系統(tǒng)性的、可預(yù)測(cè)的方式進(jìn)行設(shè)計(jì)和優(yōu)化，得到最高質(zhì)量的芯片。 
       “我們很高興與  SMIC  合作推出基于90納米工藝技術(shù)的參考設(shè)計(jì)流程”，Cadence  產(chǎn)業(yè)聯(lián)盟業(yè)務(wù)發(fā)展部副總裁  Mike  McAweeney  說(shuō)，“我們與  SMIC  的合作讓我們的客戶在設(shè)計(jì)鏈上又有了一個(gè)重要的關(guān)聯(lián)，保證了從概念到投片的整個(gè)設(shè)計(jì)鏈的可制造性考量。它照顧了中國(guó)越來(lái)越多的制造廠和設(shè)計(jì)公司的需求，而他們一直依賴(lài)于  Cadence  的數(shù)字  IC  設(shè)計(jì)流程?！?nbsp;
        SMIC-Cadence  低功耗數(shù)字設(shè)計(jì)參考流程是創(chuàng)造次130納米的節(jié)能系統(tǒng)級(jí)芯片的起點(diǎn)。該流程融合了  Cadence  的多種獨(dú)創(chuàng)技術(shù)，包括優(yōu)化功耗的設(shè)計(jì)流程、Encounter  時(shí)序系統(tǒng)、Encounter  RTL  編譯器全局優(yōu)化、Encounter  低功耗系統(tǒng)級(jí)芯片參考設(shè)計(jì)流程、Cadence  提取技術(shù)、搭配  PowerMeter  功能的  VoltageStorm(R)  功耗分析以及  CeltIC(R)  納米延時(shí)計(jì)算器  (NDC)，使用高度精確的有效電流源延時(shí)模型  (ECSM)，降低了低功耗消費(fèi)應(yīng)用電子產(chǎn)品的擴(kuò)產(chǎn)時(shí)間。 
        可用性 
        SMIC  與  Cadence  低功耗數(shù)字設(shè)計(jì)參考流程套件將提供給  SMIC  客戶。SMIC  客戶通過(guò)聯(lián)系  SMIC  設(shè)計(jì)服務(wù)部索取該設(shè)計(jì)參考流程，聯(lián)系方式為：  design_services@smics.com  。更多詳情可參考（數(shù)據(jù)表插入鍵連）。