基于網(wǎng)口傳輸?shù)腖ED同步屏控制系統(tǒng)及其FPGA實現(xiàn)
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2．1．1 DVI接口
TFP40lA轉(zhuǎn)換后向FPGA輸入以下信號為QE／QO為每組信號送出紅綠藍各8 bit數(shù)據(jù)。本設(shè)計使用TFP40lA單鏈路TMDS方式；ODCK為數(shù)據(jù)時鐘；DE為數(shù)據(jù)使能；VSYNC／HSYNC為場同步信號，行同步信號。
2．1．2 STR核心控制FPGA設(shè)計
采集發(fā)送板的核心為高速邏輯器件FPGA，F(xiàn)PGA各功能框圖如圖2所示。FPGA通過實時采集數(shù)據(jù)并利用SDRAM緩存實現(xiàn)采樣、緩存、格式轉(zhuǎn)換等一系列高速同步數(shù)據(jù)處理。同時，F(xiàn)PGA通過采樣發(fā)送板上的CPU接收計算機的控制指令來適應(yīng)不同的顯示屏和不同的應(yīng)用環(huán)境。
FPGA各功能模塊說明如下：
1)采集模塊 ①伽馬校正：對于不同的節(jié)目源、不同的顯示屏體，需要經(jīng)過不同數(shù)值的伽馬校正來獲得更符合人眼視覺的顯示效果，得到更清晰的圖像。本設(shè)計提供伽馬校正接口，通過采樣發(fā)送板上的MCU，可根據(jù)最終顯示效果設(shè)置不同的伽馬校正值。在采集數(shù)據(jù)輸入后，即轉(zhuǎn)換成經(jīng)過校正的顯示數(shù)據(jù)。②權(quán)值分離和數(shù)據(jù)重組：對輸入串行數(shù)據(jù)進行權(quán)值分離處理，并根據(jù)CPU設(shè)置的顯示屏掃描模式進行初步數(shù)據(jù)重組。
2)SDRAM控制和仲裁器 系統(tǒng)需要實時處理每一幀顯示數(shù)據(jù)，通過大容量的外部存儲器作為緩存器。同步處理輸人幀接收和輸出幀提取。
在以往的設(shè)計中，一般采用2片SRAM(靜態(tài)存儲器)將2幀信號獨立存儲，大容量的SRAM成本高昂。本設(shè)計中。采用單片SDRAM設(shè)計。相同容量的SDRAM比SRAM價格低得多，而采用單片SDRAM，整個系統(tǒng)的成本將進一步下降；同時與FPGA接口減少，對FPGA的I／O口需求減少，優(yōu)化器件選擇。
兩幀顯示信號分時讀寫，當(dāng)前正在緩存的幀數(shù)據(jù)和當(dāng)前正在讀取的上一幀數(shù)據(jù)在SDRAM里用不同的頁面來分別進行存儲。由于單片SDRAM控制和數(shù)據(jù)總線只有一組。所以需要SDRAM控制仲裁器模塊來實現(xiàn)無縫分時總線切換控制。
采集模塊和輸出模塊分別將數(shù)據(jù)流切片，轉(zhuǎn)成小數(shù)據(jù)塊，數(shù)據(jù)流切片后，各模塊每次占用總線的時間減短。經(jīng)過精確計算每個模塊占用總線的時間、2次占用總線要求的最長間隔，設(shè)計合適大小的數(shù)據(jù)流切片大?。?個模塊即可實現(xiàn)無縫分時占用SDRAM總線。
3)網(wǎng)口編碼輸出 輸出控制模塊按照顯示屏的掃描模式分區(qū)采集緩沖SDRAM中的數(shù)據(jù)，并轉(zhuǎn)換重整成新的網(wǎng)口串行傳輸格式。除了顯示數(shù)據(jù)需要通過網(wǎng)口傳輸外，為實現(xiàn)遠程設(shè)置現(xiàn)場控制板，還需要將控制參數(shù)通過網(wǎng)口傳輸。網(wǎng)口編碼前將顯示數(shù)據(jù)包和控制信號包，經(jīng)過分時復(fù)用，經(jīng)網(wǎng)口編碼器編碼后送至RTL8208B傳送。
4)幀同步控制 數(shù)據(jù)在采樣發(fā)送板需要同步處理兩幀信號，為了穩(wěn)定地將輸出網(wǎng)口的幀信號與輸入的DVI幀信號同步，幀同步模塊通過同步指令，將兩個時鐘域的幀信號鎖定在一起，以實現(xiàn)幀信號同步控制，避免出現(xiàn)顯示畫面斷裂的情況。
2．2 現(xiàn)場控制板功能分解
圖3為現(xiàn)場控制板FRC總體架構(gòu)圖和FPGA功能模塊框圖。本文引用地址：http://2s4d.com/article/163146.htm
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