基于FPGA的雷達數(shù)字脈沖壓縮技術
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FFT的每一級運算結束后，兩塊RAM功能互換，寫使能變反，運算結束。RAM的每次輸出數(shù)據(jù)需經(jīng)過數(shù)據(jù)選擇模塊（datamux），該模塊由地址產(chǎn)生模塊輸出的當前級數(shù)信號Stage控制。本系統(tǒng)采用三種FFT模式：1024點、512點和256點，均采用同一旋轉因子ROM。根據(jù)FFT點數(shù)的不同，ROM的讀地址expaddr做相應的調整，這樣的設計也在很大程度上節(jié)省了芯片內的塊RAM資源。
3 系統(tǒng)性能
針對本雷達信號處理機對實時性和高精度的要求，我們設計研制出具有自主知識產(chǎn)權的高性能脈沖壓縮處理系統(tǒng)，該處理系統(tǒng)具有以下特點：
A 處理系統(tǒng)內部采用24位自定制浮點數(shù)據(jù)格式，能夠兼顧處理系統(tǒng)的資源占用和處理精度。數(shù)據(jù)輸入為定點數(shù)據(jù)格式，輸出為標準32位浮點數(shù)據(jù)格式。
B 處理系統(tǒng)工作時，需要依次完成FFT運算、復數(shù)乘法運算和IFFT運算。在進行FFT和IFFT運算時，蝶形運算/乘法運算單元完成蝶形運算操作；在進行復數(shù)乘法運算時，該單元完成乘法操作。這兩種操作在實際工程中分時實現(xiàn)，并且共享浮點數(shù)規(guī)格化處理硬件電路。
C 處理系統(tǒng)中進行FFT/IFFT運算的長度N（N＝2048、1024或512）由雷達信號處理機的控制信號決定。
D 內置三組數(shù)據(jù)存儲器（輸入數(shù)據(jù)RAM、同址運算RAM、輸出數(shù)據(jù)RAM），保證處理系統(tǒng)能全速運行，提高該處理系統(tǒng)的處理能力。
E 旋轉因子（N=1024時的FFT運算旋轉因子）以上電初值的形式存儲在FPGA片內存儲器中。當N=512、256時，其旋轉因子從N=1024的旋轉因子中抽取得到。N點IFFT的旋轉因子由N點FFT的旋轉因子取共扼得到。實驗結果
本雷達信號處理機存在三組時間—帶寬指標，分別對其進行理論仿真和實際輸出結果對照，其結果如圖4、圖5和圖6所示。
本文引用地址：http://2s4d.com/article/151248.htm
圖4 1024點脈沖壓縮狀態(tài)FPGA計算結果與MATLAB計算結果對比圖
圖5 512點脈沖壓縮狀態(tài)FPGA計算結果與MATLAB計算結果對比圖
圖6 256點脈沖壓縮狀態(tài)FPGA計算結果與MATLAB計算結果對比圖
圖4至圖6分別對應時寬為60μs、20μs、6μs，帶寬均為5M的線性調頻信號。其中，左圖對應MATLAB的計算結果，右圖為FPGA芯片的輸出結果。可以看到，F(xiàn)PGA芯片的輸出結果和MATLAB仿真結果吻合。經(jīng)測試驗證結果良好，最大誤差不超過-76db，在內部時鐘頻率80MHz條件下，完成1024點FFT 運行時間為146μs ，滿足了雷達系統(tǒng)實時處理要求，達到了滿意的效果。
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