基于NiosII的I2C總線接口的實(shí)現(xiàn)

為了保護(hù)NiosⅡ嵌入式系統(tǒng)的運(yùn)行現(xiàn)場(chǎng)，在掉電之前，需要把系統(tǒng)的重要數(shù)據(jù)保存在非易失存貯器中。針對(duì)這種保存的數(shù)據(jù)量不大特點(diǎn)，本文提出采用NiosⅡ+AT24C02設(shè)計(jì)方案，在介紹AT24C02A芯片主要特性和分析I2C通信協(xié)議原理基礎(chǔ)上，重點(diǎn)介紹Nios Ⅱ與AT24C02A之間接口電路的設(shè)計(jì)方法，包括接口電路的寄存器定義、邏輯功能模塊設(shè)計(jì)和驅(qū)動(dòng)程序的編寫三個(gè)方而的內(nèi)容，利用嵌入式邏輯分析儀（SigalTap Ⅱ Logic Analyzer）來分析接口信號(hào)時(shí)序，分析結(jié)果表，本接口所產(chǎn)生的讀寫時(shí)序滿足I2C的通信協(xié)議要求，驗(yàn)證了設(shè)計(jì)的正確性。

1 AT24C02A芯片簡(jiǎn)介

AT24C02A芯片，是由ATMEL公司生產(chǎn)的基于I2C總線型的串行電可擦除的可編程存儲(chǔ)器(EEPROM)，內(nèi)部含有2Kbit的存儲(chǔ)單元，是通過二根線(SDL與SCL)與外部I2C控制器交換數(shù)據(jù)。

AT24C02A芯片的主要特性如下：

低電壓和標(biāo)準(zhǔn)電壓操作

-2．7(VCC=2．7V至5．5V)

-1．8(VCC=1．8V至5．5V)

片內(nèi)存儲(chǔ)容量為256×8 bit(2K)

2線串行接口

施密特觸發(fā)器，過濾輸入的噪聲抑制

雙向數(shù)據(jù)傳輸協(xié)議

100 kHz(1．8V、2．5V、2．7V)和400 kHz(5V)兼容性

寫保護(hù)引腳的硬件數(shù)據(jù)保護(hù)。

2 I2C通信協(xié)議

2．1 I2C通信協(xié)議簡(jiǎn)介

AT24C02A器件采用成本低廉的I2C(Inter integrat-ed Circuit)總線通信協(xié)議，ＳＤＡ和ＳＣＬ均為雙向Ｉ／Ｏ線，通過上拉電阻接正電源。當(dāng)總線空閑時(shí)，兩根線都是高電平。連接總線的器件的輸出級(jí)必須是集電極或漏極開路的。Ｉ2Ｃ總線的數(shù)據(jù)傳送速率在標(biāo)準(zhǔn)工作方式下為１００ｋｂｉｔ／ｓ，在快速方式下，最高傳送速率可達(dá)４００ｋｂｉｔ／ｓ。

在數(shù)據(jù)傳送過程中，必須確認(rèn)數(shù)據(jù)傳送的開始和結(jié)束信號(hào)（也稱啟動(dòng)和停止信號(hào)）。當(dāng)時(shí)鐘線ＳＣＬ為高電平時(shí)，數(shù)據(jù)線ＳＤＡ由高電平跳變?yōu)榈碗娖絼t定義為開始信號(hào)；當(dāng)ＳＣＬ為高電平時(shí)，ＳＤＡ由低電平跳變?yōu)楦唠娖絼t定義為結(jié)束信號(hào)。開始和結(jié)束信號(hào)都由主器件產(chǎn)生。在開始信號(hào)以后， 總線即被認(rèn)為處于忙狀態(tài)；在結(jié)束信號(hào)以后的一段時(shí)間內(nèi)，總線被認(rèn)為是空閑狀態(tài)。

在Ｉ2Ｃ總線開始信號(hào)后，依次送出器件地址和數(shù)據(jù)，Ｉ2Ｃ總線上每次傳送的數(shù)據(jù)字節(jié)數(shù)不限，但每一個(gè)字節(jié)必須為８位，而且每個(gè)傳送的字節(jié)后面必須跟一個(gè)認(rèn)可位（第９位），也叫應(yīng)答位（ＡＣＫ）。從器件的響應(yīng)信號(hào)結(jié)束后，ＳＤＡ線返回高電平，進(jìn)入下一個(gè)傳送周期。

2．2 AT24C02A器件讀寫時(shí)序

一個(gè)寫功能要求一個(gè)8位數(shù)據(jù)字地址隨設(shè)備地址字和acknowledgement（承認(rèn)）。在這個(gè)地址的收據(jù)之上，EEPROM將再響應(yīng)由一個(gè)0且時(shí)鐘在第一個(gè)8位數(shù)據(jù)字。隨著8位數(shù)據(jù)字的收據(jù)，EEPROM將輸出一個(gè)0且尋址設(shè)備，例如一個(gè)微控制器，必須指定帶停止條件的寫時(shí)序。在這個(gè)時(shí)間EEPROM進(jìn)入一個(gè)internally-timed（內(nèi)部定時(shí)）寫時(shí)序，tWR，對(duì)于非易失性內(nèi)存。所有輸入關(guān)閉在這個(gè)鞋周期之間且EEPROM將不響應(yīng)直到寫完成（關(guān)系Figure 2）。

讀功能被初始化與寫功能相同由外部的讀/寫選擇位在設(shè)備地址字被設(shè)置為1。有三個(gè)讀功能：當(dāng)前地址讀取，隨機(jī)地址讀取和順序讀取。

當(dāng)前地址讀取：內(nèi)部數(shù)據(jù)字地址計(jì)數(shù)器包含最后一個(gè)地址訪問在最后一個(gè)讀或?qū)懝δ芷陂g，以1遞增。這個(gè)地址保持有效在芯片電源提供工作期間。地址“折返”在讀來自于最后內(nèi)存頁到第一頁的第一個(gè)字節(jié)期間。這個(gè)地址“折返”在寫來自于當(dāng)前頁的最后一個(gè)字節(jié)到同樣頁的第一個(gè)字節(jié)期間。

圖2為寫(讀)AT24C02A器件中指定地址存儲(chǔ)單元的數(shù)據(jù)幀格式，圖2(a)為寫操作的幀格式，(b)為讀操作幀格式。要想把一個(gè)字節(jié)數(shù)據(jù)發(fā)送到器件中(或從器件中讀取一個(gè)字節(jié)數(shù)據(jù))除了給出具體的地址信息之外，還要給出該器件的控制信息：首先由控制器發(fā)出“啟動(dòng)”信號(hào)，啟動(dòng)I2C總線的通信，然后發(fā)送一個(gè)控制字節(jié)，前7位為器件的片選地址，最后1位為讀寫控制位，“0”表示寫，“1”表示讀。當(dāng)傳完控制字節(jié)之后，掛在I2C總線的所有的器件比較控制字節(jié)片選地址(前7位)是否與自已的物理地址一致，如一致，則發(fā)一個(gè)應(yīng)答信號(hào)?？刂破鹘邮盏綉?yīng)答信號(hào)之后，再發(fā)器件內(nèi)部存儲(chǔ)單元地址和其他的信息。

3 AT24C02A讀寫控制接口設(shè)計(jì)

3．1 寄存器組定義

為了實(shí)現(xiàn)NiosⅡI能與外部設(shè)備進(jìn)行交換數(shù)據(jù)，首先要在AT24C08讀寫控制接口中定義寄存器，包括數(shù)據(jù)寄存器、狀態(tài)寄存器和控制寄存器。表4-1AT24C02A讀寫控制器內(nèi)部寄存器定義的情況：STate_Re為此接口電路的狀態(tài)寄存器，最低位有效，用來表示接口電路的狀態(tài)，“1”表示接口處于“忙”狀態(tài)中，此時(shí)表示接口正處于讀寫外部設(shè)備(AT24C02A)中，不能對(duì)此控制接口進(jìn)行操作，只到接口處于“0”狀態(tài)時(shí)為止；Address_Re為數(shù)據(jù)寄存器，用于存放NiosⅡ要訪問AT24C02A器件內(nèi)部單元的地址數(shù)據(jù)；CONtrol_Re為控制寄存器，控制著接口電路啟動(dòng)或停止，“1”為啟動(dòng)，“0”停止；Data_Re為數(shù)據(jù)寄存器，用于存放傳輸?shù)臄?shù)據(jù)；Con_r／w_Re為控制寄存器，控制數(shù)據(jù)的傳輸方向，高電平為讀(輸入)，低電平為寫(輸出)。

3．2 邏輯功能模塊設(shè)計(jì)

在接口電路中，除了定義接口電路的寄存器組之外，還要利用硬件描述語言來描述接口電路要實(shí)現(xiàn)的功能，即邏輯功能模塊的設(shè)計(jì)。接口電路要完成的主要功能是，用接口電路產(chǎn)生如圖3所示的時(shí)序，成功讀寫外部存儲(chǔ)器件。在本設(shè)計(jì)中，采用了有限狀態(tài)機(jī)來實(shí)現(xiàn)這一功能，圖3為本設(shè)計(jì)的各個(gè)狀態(tài)之間轉(zhuǎn)換狀態(tài)圖：當(dāng)NiosⅡ要交換數(shù)據(jù)時(shí)，首先要讀State_Re的值，并判定電路是否為“空閑”狀態(tài)，只有狀態(tài)機(jī)處在空閑狀態(tài)，才允許進(jìn)行一次讀寫操作，并修改狀態(tài)寄存器的值為“忙”狀態(tài)；當(dāng)完成一次讀寫操作時(shí)，修改狀態(tài)寄存器的值為“閑”狀態(tài)。

4 在NiosⅡIDE環(huán)境中軟件設(shè)計(jì)

打開NiosⅡEDS，并點(diǎn)擊new菜單建立工程文件，在IDE環(huán)境中完成接口電路驅(qū)動(dòng)程序編寫。驅(qū)動(dòng)程序主要的任務(wù)，是判斷接口電路所處的狀態(tài)，當(dāng)接口電路處于“閑”狀態(tài)時(shí)，設(shè)置好接口電路中的寄存器中的值，并啟動(dòng)一次讀寫操作。圖4為驅(qū)動(dòng)程序的算法流程圖。

5 測(cè)試結(jié)果

為了驗(yàn)證設(shè)計(jì)的正確性，對(duì)以上設(shè)計(jì)進(jìn)行測(cè)試。在測(cè)試的過程中，可以利用嵌入式邏輯分析儀(SigalTapⅡLogic Analyzer)來分析信號(hào)時(shí)序，打開工程文件，點(diǎn)擊File菜單，為本設(shè)計(jì)新建一個(gè)矢量波形文件(Vectorwaveform File)，把要測(cè)試的信號(hào)添加到此文件中來，并設(shè)置好相關(guān)參數(shù)，保存并編譯系統(tǒng)，然后把系統(tǒng)的配制文件下載到EP1C6Q240C8可編程器件中等待調(diào)試，最后，在：NiosⅡ的ID E中，把驅(qū)動(dòng)程序下載到可編程器件中，并在QuartusⅡ軟件中打開矢量波形文件，觀察被測(cè)信號(hào)的時(shí)序，圖5為接口電路把數(shù)據(jù)為“11111111”寫到地址為“10101010”單元中的時(shí)序圖。從圖可以看出，啟動(dòng)時(shí)序、數(shù)據(jù)傳輸時(shí)序和停止時(shí)序都滿足I2C通信協(xié)議要求，驗(yàn)證了本接口電路的正確性。

6 結(jié)束語

本文在討論了I2C通信協(xié)議的基礎(chǔ)上，重點(diǎn)介紹了AT24C02A讀寫接口電路設(shè)計(jì)方法，包括接口電路的寄存器定義、邏輯功能模塊設(shè)計(jì)和驅(qū)動(dòng)程序的編寫，并利用嵌入式邏輯分析儀(SigalTapⅡLogic Analyzer)對(duì)本接口電路進(jìn)行測(cè)試，測(cè)試結(jié)果表明，本設(shè)計(jì)滿足設(shè)計(jì)要求，并在實(shí)際電路中得到應(yīng)用。