賽靈思推出具有全新功能的ISE 13.3設(shè)計(jì)套件

　　全球可編程平臺(tái)領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx, Inc.)近日宣布推出具有全新功能的 ISE 13.3 設(shè)計(jì)套件，可幫助 DSP 設(shè)計(jì)人員在面向無(wú)線、醫(yī)療、航空航天與軍用、高性能計(jì)算和視頻應(yīng)用的設(shè)計(jì)中輕松實(shí)現(xiàn)具備比特精度的單精度、雙精度、完全定制精度浮點(diǎn)數(shù)學(xué)運(yùn)算。該流程通過(guò) System Generator for DSP 提供，并采用賽靈思 Floating-Point Operator IP LogiCORE 技術(shù)。單精度、雙精度和業(yè)界唯一完全定制精度浮點(diǎn)功能結(jié)合 System Generator for DSP的高生產(chǎn)率，可為 DSP 設(shè)計(jì)人員提供一個(gè)良好的環(huán)境，便于創(chuàng)建、仿真和實(shí)現(xiàn)浮點(diǎn)設(shè)計(jì)，同時(shí)還能根據(jù)系統(tǒng)需要，加強(qiáng)對(duì)芯片占用面積和功耗的控制。

　　賽靈思設(shè)計(jì)方法市場(chǎng)部高級(jí)市場(chǎng)總監(jiān) Tom Feist 指出：“相對(duì)于同類競(jìng)爭(zhēng)解決方案而言，只有 System Generator for DSP 才能為開(kāi)發(fā)人員提供一款比特精度的解決方案。這就是說(shuō)，我們能確保仿真模型與硬件實(shí)現(xiàn)方案完全匹配。賽靈思 7 系列 28nm FPGA 之所以能在單個(gè)器件上實(shí)現(xiàn)高達(dá) 1.33 teraflops(萬(wàn)億次浮點(diǎn)運(yùn)算) 的單精度浮點(diǎn)性能，這就要求必須采用一種能夠?qū)崿F(xiàn)手動(dòng)設(shè)計(jì)效果且易于使用的設(shè)計(jì)流程。”

　　賽靈思 Floating-Point Operator 內(nèi)核能夠支持多種可在 FPGA 上執(zhí)行的浮點(diǎn)算法運(yùn)算。CORE Generator 工具和現(xiàn)在的 System Generator 生成內(nèi)核后，會(huì)明確有關(guān)運(yùn)算，每個(gè)不同的運(yùn)算都采用通用的 AXI-4 流媒體接口。此前，我們能用 CORE Generator 中的完全定制精度浮點(diǎn) IP 核在賽靈思 FPGA 中實(shí)現(xiàn)浮點(diǎn)設(shè)計(jì)，但這種設(shè)計(jì)流程需要設(shè)計(jì)人員了解 VHDL 或 Verilog，而且仿真工作對(duì) DSP 開(kāi)發(fā)人員來(lái)說(shuō)也是一種挑戰(zhàn)。現(xiàn)在有了 ISE 13.3 設(shè)計(jì)套件，設(shè)計(jì)人員能從更高的抽象層來(lái)實(shí)現(xiàn)系統(tǒng)，并可利用 MathWorksSimulink® 工具的仿真功能來(lái)確保設(shè)計(jì)滿足高保真要求。

　　ISE 13.3 設(shè)計(jì)套件還新增了 Red Hat Enterprise Linux 6 版本，能幫助邏輯、嵌入式和系統(tǒng)版本用戶提升工作效率。所有版本均針對(duì)7 系列器件對(duì)即插即用 IP和器件支持進(jìn)行了改進(jìn)。嵌入式版本和系統(tǒng)版本顯著改進(jìn)了 Platform Studio 的簡(jiǎn)便易用性，包括采用全新的圖形設(shè)計(jì)視圖。邏輯版本改進(jìn)了 PlanAhead 設(shè)計(jì)分析工具的使用效率，包括 HDL 文件的圖形化分級(jí)視圖。